Il processo di analisi serve a comprendere le funzionalità del sistema. passare da una descrizione funzionale ad una implementazione reale. decidere se utilizzare un circuito combinatorio o sequenziale. capire come realizzare il sistema.
Il processo di sintesi serve a nessuna delle altre. comprendere le funzionalità del sistema. decidere se utilizzare un circuito combinatorio o sequenziale. studiare una implementazione reale per ottenere una descrizione funzionale.
Un modello Black Box di un sistema consiste nel descrivere dettagliatamente ogni funzionalità interna del sistema. descrivere accuratamente l'implementazione circuitale del sistema. descrivere il sistema esclusivamente con una tabella che pone in corrispondenza ingressi e uscite. descrivere il sistema come una funzione che lega gli ingressi alle uscite.
Un modello Black Box di un sistema permette di descrivere il sistema esclusivamente con una tabella che pone in corrispondenza ingressi e uscite. descrivere il sistema esclusivamente con una formula che deve essere applicata agli ingressi per ottenere le uscite. descrivere il sistema con un algoritmo, una tabella o una funzione che lega gli ingressi alle uscite. descrivere il sistema esclusivamente con un algoritmo che deve essere applicato agli ingressi per ottenere le uscite.
Quale delle seguenti affermazioni è falsa l'analisi permette di comprendere le funzionalità di un sistema studiando la sua realizzazione fisica. la sintesi consente di realizzare l'implementazione di un sistema partendo dalla sua relazione ingresso/uscita. la sintesi consente di realizzare un sistema elettronico partendo dalla descrizione delle sue funzionalità. la sintesi consente di capire cosa fa un circuito studiando come è fatto.
Un sistema descritto tramite un modello di tipo Black Box può essere descritto tramite una tabella che pone in corrispondenza ingressi e uscite solamente tramite un algoritmo che leghi ingressi ed uscite perché è l'unico modo di fornire una descrizione completa del sistema. l'insieme degli ingressi e delle uscite del sistema una qualsiasi sequenza di ingressi anche incompleta e le corrispondenti uscite.
Quale delle seguenti affermazioni è falsa l'analisi consente di realizzare lo schema di un circuito partendo dallo studio delle sue funzionalità. l'analisi consente di descrivere cosa fa un sistema studiando come è stato realizzato. l'analisi permette di comprendere le funzionalità di un sistema studiando la sua realizzazione fisica. la sintesi consente di realizzare un sistema elettronico partendo dalla descrizione delle sue funzionalità.
L'analisi e la sintesi mettono entrambe in relazione la struttura interna del sistema e la sua relazione ingresso/uscita in modo univoco. riguardano entrambe la descrizione delle funzionalità del sistema e la stesura delle sue specifiche. riguardano entrambe la progettazione di un sistema elettronico partendo dalle sue specifiche. mettono entrambe in relazione la struttura interna del sistema e la sua relazione ingresso/uscita in modo biunivoco.
Nell'ambito della progettazione elettronica, la progettazione architetturale riguarda la definizione della architettura del sistema. la descrizione in termini di circuiti elettronici dei vari macro-blocchi del sistema nessuna delle altre. la descrizione dettagliata di tutte le funzionalità del sistema.
Nell'ambito della progettazione elettronica, la definizione delle specifiche di sistema riguarda la descrizione dettagliata di tutte le funzionalità del sistema. la descrizione in termini di circuiti elettronici dei vari macro-blocchi del sistema la definizione della architettura del sistema. nessuna delle altre.
Quale delle seguenti affermazioni è falsa la simulazione in ambito elettronico permette di rilevare errori di progettazione senza arrivare alla realizzazione fisica del prodotto finale. la simulazione in ambito elettronico è utile in fase di test del prodotto finale per validare la rispondenza del sistema ai requisiti iniziali. la simulazione in ambito elettronico consente di effettuare verifiche del progetto prima di arrivare alla realizzazione del prodotto finale. la simulazione in ambito elettronico contribuisce a ridurre eventuali costi di ri-progettazione.
04. Nell'ambito della progettazione elettronica, la progettazione circuitale riguarda nessuna delle altre. la descrizione in termini di circuiti elettronici dei vari macro-blocchi del sistema la descrizione dettagliata di tutte le funzionalità del sistema. la definizione della architettura del sistema.
Definire le specifiche fisiche di un sistema significa anche stabilire il comportamento desiderato. stabilire eventuali requisiti dimensionali. elencare i segnali di interfaccia. stabilire il ritardo tra due segnali interni.
Nel definire le specifiche funzionali di un sistema non si descrive il comportamento del sistema. non si definiscono le temporizzazioni del sistema. non si descrivono i limiti di consumo del sistema. non si descrivono le interfacce di input ed output del sistema.
Un'architettura di tipo "Data Path" organizza i blocchi di elaborazione come i neuroni del cervello umano. i blocchi di elaborazione sono piazzati in maniera casuale. più che al tipo di elaborazione si riferisce alla disposizione fisica dei blocchi di elaborazione. è alla base della cosiddetta elaborazione parallela.
Un'architettura di tipo "Array" è simile a quella del cervello umano. è tipicamente usata nei circuiti di memoria. presenta una realizzazione molto irregolare. realizza un'elaborazione di tipo sequenziale.
Un'implementazione di tipo "Random Logic" ha una realizzazione molto regolare. presenta un'architettura a matrice. è tipicamente usata nei circuiti di memoria. ottimizza lo spazio e le prestazioni del circuito.
Un flusso dati di tipo "Pipeline" permette tempi di elaborazione minimi. è alla base della cosiddetta elaborazione parallela. può essere realizzato solo se ogni sotto-blocco può comunicare con tutti gli altri. è un'elaborazione di tipo sequenziale.
Un'elaborazione di segnale del tipo "Concurrent" è un'elaborazione simile a quella del cervello umano. presenta un basso livello di parallelismo. è tipicamente utilizzata nelle memorie. è un'elaborazione di tipo sequenziale.
Un segnale digitale non può essere riconvertito in un segnale analogico. può essere ottenuto come approssimazione di un segnale analogico. non risente in alcun modo del rumore. trasporta lo stesso contenuto informativo di un segnale analogico.
Un segnale digitale è insensibile a disturbi di ampiezza inferiore alla metà della massima escursione del segnale. di ampiezza inferiore alla distanza tra due livelli consecutivi. di ampiezza inferiore alla massima escursione del segnale. di ampiezza inferiore alla metà della distanza tra due livelli consecutivi.
Un segnale digitale assume solo un numero finito di valori. assume necessariamente due valori. viene generato da un convertitore digitale/analogico. può assumere un numero infinito ma discreto di valori.
Un segnale è una funzione di una o più grandezze fisiche. una grandezza fisica che varia nel tempo in un intervallo limitato. una qualunque funzione del tempo. un'onda quadra o un onda sinusoidale.
Un segnale analogico non può essere elaborato mediante dispositivi elettronici. può assumere un insieme infinito ma discreto di valori. può assumere un insieme infinito continuo di valori non risente del rumore.
Qual è l'equivalente in base 10 del numero esadecimale 1A 20 10 16 26.
02. Qual è l'equivalente in base 10 del numero ottale 37 31 37 29 32.
In un segnale digitale il parametro di "Width" rappresenta il tempo che il segnale rimane a VDD che impiega per raggiungere il 50% dell'escursione massima che il segnale rimane al di sopra del 50% dell'escursione massima il tempo che il segnale rimane sopra il 90% dell'escursione massima.
In un segnale digitale il parametro di "Fall time" rappresenta il tempo impiegato dal segnale per andare da VDD a GND Per andare dal valore massimo al 10% del valore massimo per andare dal 90% al 10% dell'escursione massima per scendere al di sotto il 50% dell'escursione massima.
In una logica negativa Imax è rappresentato con il simbolo dipende da Vmax dipende da Imin 0 1.
In un segnale digitale il parametro di "Rise time" rappresenta il tempo impiegato dal segnale per andare da GND a VDD per salire al di sopra il 50% dell'escursione massima per andare dal valore minimo al 10% del valore minimo per andare dal 10% al 90% dell'escursione massima.
Quanti bit sono necessari per codificare un segnale discreto che può assumere 156 valori 10 bit 156 bit 7 bit 8 bit.
I numeri compresi tra 43 e 62 possono essere rappresentati con configurazioni binarie di almeno 4 bit configurazioni binarie di 3 bit configurazioni binarie di almeno 6 bit configurazioni binarie di almeno 5 bit.
I numeri compresi tra 32 e 42 possono essere rappresentati con configurazioni binarie di almeno 4 bit configurazioni binarie di almeno 5 bit configurazioni binarie di almeno 3 bit configurazioni binarie di 3 bit.
Se per codificare M elementi sono necessari N bit allora M deve essere minore o uguale a 2^(N-1) M è necessariamente uguale 2^N M deve essere almeno pari a 2^(N-1) M è minore o uguale a 2^N.
Quanti bit sono necessari per codificare il set di caratteri ASCII standard 8 bit 7 bit 10 bit 4 bit.
Quanti bit sono necessari per codificare 16384 elementi 9 bit 14 bit 8 bit 15 bit.
Quanti bit sono necessari per codificare l'alfabeto anglosassone 6 bit 4 bit 26 bit 5 bit.
I numeri compresi tra 24 e 48 possono essere rappresentati con configurazioni binarie di 3 bit configurazioni binarie di almeno 3 bit configurazioni binarie di almeno 5 bit configurazioni binarie di almeno 4 bit.
Il codice Gray è codificato con dipende dalla risoluzione che si vuole ottenere massimo 3 bit minimo 3 bit massimo 4 bit.
La configurazione "01100" appartiene al codice a 7 segmenti al codice "2 su N" al codice Gray a 4 bit al codice "1 su N".
L'equivalente in base 3 del numero decimale 45 è 1021 1200 102 1020.
L'equivalente in base 3 del numero decimale 21 è 123 202 203 210.
L'equivalente binario del numero decimale negativo -37 è 11010010 01011011 11011011 11001011.
L'equivalente binario del numero decimale negativo -54 è 11001101 11001011 11001010 1001011.
Il risultato della somma "01100.101 + 1011.01" è 10111.110 10111.111 01111.110 10011.111.
Il risultato della moltiplicazione binaria 10010 x 100.11 è 1010101.01 101010.110 1010101.11 1010101.10.
Il risultato della divisione binaria 1011.01 / 101 è 1.001 10.01 10.11 11.01.
Le possibili uscite di una funzione combinatoria di 3 variabili sono 128 4 256 8.
Le funzioni logiche combinatorie di 3 variabili sono 8 128 256 nessuna delle altre.
La tabella delle transizioni presenta gli stati presenti in corrispondenza delle colonne e gli stati futuri in corrispondenza delle righe. presenta gli ingressi in corrispondenza delle colonne e gli stati presenti in corrispondenza delle righe. presenta gli ingressi sia in corrispondenza delle righe che delle colonne. presenta gli ingressi in corrispondenza delle colonne e gli stati futuri in corrispondenza delle righe.
la forma tabellare viene utilizzata solo per descrivere reti logiche combinatorie. solo per descrivere reti logiche sequenziali. nessuna delle precedenti. sia per descrivere reti logiche sequenziali, che reti logiche combinatorie.
Nelle reti logiche sequenziali l'uscita dipende sia dal valore attuale degli ingressi, sia dalla sequenza dei valori assunti dagli ingressi negli istanti precedenti. nessuna delle precedenti. l'uscita dipende solo dal valore attuale degli ingressi. l'uscita dipende anche dal valore attuale degli ingressi e dalla sequenza dei valori assunti dagli ingressi negli istanti precedenti.
Nelle reti logiche combinatorie l'uscita dipende solo dal valore attuale degli ingressi. nessuna delle precedenti. l'uscita dipende anche dal valore attuale degli ingressi. l'uscita dipende sia dal valore attuale degli ingressi, sia dalla sequenza dei valori assunti dagli ingressi negli istanti precedenti.
La tabella delle transizioni viene utilizzata per descrivere sia reti sequenziali che combinatorie. viene utilizzata per descrivere reti sequenziali. viene utilizzata per descrivere reti combinatorie. viene utilizzata solo per descrivere macchine di Mealy.
Nella tabella delle verità le uscite sono inserite in tutte le celle della tabella. lungo le righe sono rappresentate le configurazioni di ingresso e le rispettive uscite. le uscite sono gli indici delle righe. gli ingressi figurano sia come indici di riga che di colonna.
Le macchine a stati finiti sono definite nessuna della altre. dalla funzione di uscita F e dalla funzione di stato G. dall'alfabeto di ingresso (I), dall'alfabeto di uscita (U), dall'insieme degli stati (S). dalla funzione di stato F e dall'insieme degli stati (S).
Nelle reti sequenziali asincrone la rete di retroazione non presenta alcun ritardo altrimenti si discosterebbe dal modello teorico. la rete di retroazione presenta un ritardo di durata fissa la cui durata è stabilita dal segnale di clock. la rete di retroazione presenta un ritardo di durata variabile che dipende dai tempi di assestamento dei segnali sulla rete stessa. non vi è necessità di introdurre la rete di retroazione.
Nelle reti sequenziali sincrone non vi è necessità di introdurre la rete di retroazione. la rete di retroazione non presenta alcun ritardo altrimenti si discosterebbe dal modello teorico. la rete di retroazione presenta un ritardo di durata variabile che dipende dai tempi di assestamento dei segnali sulla rete stessa. la rete di retroazione presenta un ritardo di durata fissa la cui durata è stabilita dal segnale di clock.
Nella macchina di Moore La funzione di uscita è funzione solo dell'insieme S degli stati. La funzione di stato è funzione solo dell'insieme S degli stati. La funzione di stato è funzione solo dell'insieme I degli ingressi. La funzione di uscita è funzione solo dell'insieme I degli ingressi.
L'algebra booleana permette di passare in modo univoco da una descrizione tramite tabelle della verità o delle transizioni ad una descrizione gate-level del sistema elettronico. da una descrizione tramite tabelle della verità o delle transizioni ad una descrizione transistor-level del sistema elettronico. da una descrizione tramite tabelle della verità o delle transizioni ad una descrizione funzionale del sistema elettronico. in modo biunivoco da una descrizione tramite tabelle della verità o delle transizioni ad una descrizione gate-level del sistema elettronico.
L'algebra booleana è il sistema matematico che consente nessuna delle altre. di eseguire solo l'analisi di sistemi elettronici digitali. di eseguire sia l'analisi che la sintesi di sistemi elettronici digitali. di eseguire solo la sintesi di sistemi elettronici digitali.
L'algebra booleana possiede due operazioni binarie. tre operazioni, una unaria e due binarie. tutte le operazioni corrispondenti alle porte logiche a due ingressi. due operazioni che possono essere sia unarie che binarie.
Una variabile in algebra booleana nessuna delle altre non è un'eapressione. nel tempo può assumere sia il valore 0 che il valore 1. può assumere solo il valore 1 o solo il valore 0.
Una costante in algebra booleana nessuna delle altre. nel tempo può assumere sia il valore 0 che il valore 1. non è un'espressione. può assumere solo il valore 1 o solo il valore 0.
L'algebra booleana come ogni sistema matematico è basata su un insieme di simboli, un insieme di operazioni. un insieme di simboli, un insieme di operazioni, un insieme di postulati, un insieme di teoremi. nessuna delle altre. un insieme di simboli, un insieme di operazioni, un insieme di postulati.
Una funzione booleana completa di n variabili corrisponde ad una espressione e alla sua duale. corrisponde ad una sola espressione. corrisponde generalmente a più espressioni. corrisponde a due espressioni, una SP ed una PS.
Una espressione booleana di n variabili nessuna delle altre corrisponde a due implementazioni circuitali una a soli AND ed una soli OR. può corrispondere a più funzioni booleane. corrisponde ad una solo circuito combinatorio formato da AND, OR e NOT.
Una espressione booleana di n variabili può corrispondere a più circuiti combinatori. corrisponde a due implementazioni circuitali una a soli AND ed una soli OR. può corrispondere a più funzioni booleane. corrisponde ad una sola funzione completa di n variabili.
Quale operatore gode della proprietà di idempotenza sia l'operatore somma che l'operatore prodotto. solo l'operatore somma. solo l'operatore prodotto. solo l'operatore NOT.
Quale di queste identità non è verificata X+not(X)=0 X+X = X X*X=X X*not(X)=0.
L'operatore AND gode solo della proprietà commutativa e associativa. solo della proprietà distributiva. solo della proprietà commutativa e di idempotenza. nessuna delle altre.
Quale operatore gode della proprietà distributiva in algebra booleana solo l'operatore NOT. solo l'operatore prodotto. solo l'operatore somma. sia l'operatore somma che l'operatore prodotto.
Quale di queste identità non è verificata X+0=X X+1=1 X(X+Y)=XY X+XY=X.
La somma e il prodotto di una variabile con il proprio complemento danno come risultato sempre 0. nessuna delle altre. il relativo elemento limite sempre 1.
Quale di queste identità è una legge di combinazione X(X+Y) = X (A + X)(A + not(X))=A X + XY = X X not(X) = 0.
Quale di queste identità non è verificata not(not(X) not(Y))=X + Y not(X+Y) = not(X Y) A X + A not(X) = A not(X Y) = not(X) + not(Y).
Quale di queste identità non è verificata in algebra booleana X + YZ = (X + Y) (X + Z) X(Y + Z) = XY + XZ XY + not(X)Z + YZ = XY + not(X)Z (X + Y) (not(X) + Z) (Y + Z) = (X + Y) (X + Z).
Qual è l'espressione duale della seguente espressione
not(A B) + C (D + not(B)) not( not(A) + not(B) ) ( not(C) + not(D) B) nessuno delle altre not( not(A) not(B) + not(C) (not(D) + B) ) (A + B) not( C + D not(B) ).
Qual è l'espressione duale della seguente espressione
A (not(B) + C) + not(D) E not( not(A) (B + not(C) ) + D not(E) ) ( not(A) + B not(C) ) D not(E) nessuna delle altre not(A) (B + not(C) ) + D not(E).
Quale di queste affermazioni è vera La duale di un espressione booleana è equivalente all'espressione di partenza. La duale di un espressione booleana si ottiene scambiando le somme con i prodotti, i prodotti con le somme. La duale di un espressione booleana si ottiene complementando tutte le variabili dell'espressione di partenza. nessuna delle altre.
Quale delle seguenti è un'espressione canonica per
f(X,Y,Z) = not(Y) (X + not(Z)) not(X) not(Y) not(Z) + not(X) Y not(Z) + X not(Y) Z nessuna delle altre. (X + Y + not(Z)) (X + not(Y) + Z) (X + not(Y) + not(Z)) not(X) not(Y) not(Z) + X not(Y) not(Z) + X not(Y) Z.
Quale delle seguenti è un'espressione canonica per
f(X,Y,Z) = not(X) Y + Z (not(X) + not(Y) + not(Z)) (X + not(Y) + not(Z)) (X + Y + not(Z)) (X + Y + Z) (not(X) + Y + Z) (not(X) + not(Y) + Z) (X + Y + Z) (not(X) + Y + Z) (not(X) + Y + not(Z)) not(X) Z + not(X) Y not(Z) + X not(Y) Z + X Y Z.
Quale delle seguenti espressioni è un'espressione canonica SP nessuna delle altre. A not(B) C D + not(A) B C D A not(B) C + A not(B) D (A + B)(B + C).
Si definisce "mintermine" ogni termine prodotto che compare in un'espressione canonica SP ogni termine somma che compare in un'espressione canonica SP ogni termine somma che compare in un'espressione canonica PS ogni termine prodotto che compare in un'espressione canonica PS.
Quale delle seguenti espressioni è un'espressione canonica PS (Y + Z) (Y + not(X)) nessuna delle altre. (Y + Z)(Y + Z not(X)) (X + Y + not(Z)) (not(X) + Y + Z).
Se definisce "maxtermine" ogni termine somma che compare in un'espressione canonica PS ogni termine prodotto che compare in un'espressione canonica PS ogni termine prodotto che compare in un'espressione canonica SP ogni termine somma che compare in un'espressione canonica SP.
Quale di queste affermazioni è falsa Due celle si dicono adiacenti quando le rispettive configurazioni di ingresso differiscono di un solo bit. Due celle si dicono adiacenti quando appartegono allo stesso raggruppamento. Due celle si dicono adiacenti quando si trovano all'estremità della stessa riga. Due celle si dicono adiacenti quando si trovano nella stessa posizione in due sottomappe adiacenti.
Un raggruppamento rettangolare di ordine 3 contiene 8 celle 2 celle 6 celle 4 celle.
Un raggruppamento rettangolare non può contenere 1 cella 8 celle 6 celle 2 celle.
Una rete logica combinatoria potrebbe non ammettere un espressione a costo minimo. ammette sempre una ed una sola espressione a costo minimo. ammette almeno due espressioni a costo minimo. può ammettere più di un espressione a costo minimo.
Data la seguente mappa di karnaugh, quale di queste è l'espressione corretta per rappresentare il raggruppamento centrale not(A) + not(C) not(B) + not(D) nessuna delle altre. B + D.
Data la seguente mappa di karnaugh, quale di queste è l'espressione corretta per rappresentare il raggruppamento centrale B D not(B) not (D) not(A) not ( C) nessuna delle altre.
Una copertura a costo minimo è composta soltanto da implicanti primi essenziali. è composta solo da implicanti. è composta soltanto da implicanti primi. è composta soltanto da implicanti primi.
Data la seguente mappa di Karnaugh a 5 variabili, qual è l'espressione a costo minimo che la ricopre nessuna delle altre. not(A) not(B) C not(D) + A not(B) not(D) + A not(C) not(D) not(E) + not(A) B D not(E) + A not(B) D E not(A) not(B) C not(D) + A not(B) not(D) + A not(C) not(D) not(E) + not(A) B D not(E) + A B D E not(A) not(B) C not(D) + not(A) B not(D) + A not(C) not(D) not(E) + not(A) B D not(E) + A B D E.
Data la seguente mappa di Karnaugh a 5 variabili, qual è l'espressione a costo minimo che la ricopre A not(B) not(D) + A not(B) not(C) + A not(C) not(D) + not(A) C D not(E) + B C D E Nessuna delle altre. A not(B) not(D) + A not(B) not(C) not(E) + A not(C) not(D) E + not(A) C D not(E) + B C D E + not(A) B C D A not(B) not(D) + A not(B) not(C) not(E) + A not(C) not(D) E + not(A) C D not(E) + B C D E.
Qual è il costo delle interconnessioni della espressione
A + B 0 3 2 1.
Data la seguente mappa di Karnaugh a 5 variabili, qual è l'espressione a costo minimo che la ricopre nessuna delle altre. not(A) not(B) not(C) + not(A) not(B) not(D) + A B D not(E) + A B not(C) D E+ A not(B) C not(D) E not(A) not(B) not(C) + not(A) not(B) not(D) + A B D not(E) + A B not(C) D + not(B) C not(D) E not(A) not(B) not(C) + not(A) not(B) not(D) + A B D not(E) + A B not(C) D E + not(B) C not(D) E.
Qual è il costo degli operatori della espressione
A not(B) not(D) 4 1 2 3.
Nella procedura di Quine McCluskey.... il prodotto di fusione viene utilizzato per determinare gli implicanti primi è sempre presente una riga dominata non sempre è possibile ottenere una rete logica combinatoria a costo minimo è sempre presente almeno una riga essenziale.
Il metodo di Quine McCluskey fornisce sempre risultati diversi da quelli ottenuti con il metodo della mappa di Karnaugh. può fornire risultati diversi dal metodo della mappa di karnaugh se si applica il metodo algebrico. può fornire risultati diversi dal metodo della mappa di karnaugh, sia se si applica il metodo algebrico, sia se si applica il metodo grafico. fornisce gli stessi risultati della mappa di Karnaugh per funzioni logiche per cui il metodo della mappa di Karnaugh è applicabile.
Qual è la trasformazione a soli NAND della seguente espressione
f(A,B,C,D) = not(A)(not(B) + C) + C(not(B) + D) Nessuna delle altre. (not(A) ↑ (not(B) ↑ C)) ↑ (C ↑ (not(B) ↑ D)) not(A) ↑ (B ↑ not(C)) ↑ C ↑ (B ↑ not(D)) not((not(A) ↑ (not(B) ↑ C)) ↑ not(C ↑ (not(B) ↑ D)).
Qual è la trasformazione a soli NOR della seguente espressione
f(A,B,C,D,E) = not(A)(B + not(C)) + C not(E) (B + not(D)) not( (A ↓ (B ↓ not(C)) ↓ ( not(not(C) ↓ E) ↓ (B + not(D)) ) not( (A ↓ (B ↓ not(C)) ↓ ( not(C) ↓ E ↓ (B + not(D)) ) not(A ↓ (B ↓ not(C)) ↓ not( not(not(C) ↓ E) ↓ (B + not(D)) nessuna delle altre.
Qual è la trasformazione a soli NAND della seguente espressione
f(A,B,C,D,E) = not(A)(B + not(C)) + C not(E) (B + not(D)) nessuna delle altre (not(A) ↑ (not(B) + C)) ↑ (C ↑ not(E) ↑ (not(B) + D)) not(not(A) ↑ (not(B) + C)) ↑ not( not(C ↑ not(E)) ↑ (not(B) + D)) not(not(A) ↑ (not(B) + C)) ↑ not(C ↑ not(E) ↑ (not(B) + D)).
Qual è la trasformazione a soli NOR della seguente espressione
f(A,B,C,D) = not(A)(not(B) + C) + C(not(B) + D) A ↓ (not(B) ↓ C)) ↓ (not(C) ↓ (not(B) ↓ D)) A ↓ (not(B) ↓ C) ↓ not(C) ↓ (not(B) ↓ D) nessuna delle altre not( (A ↓ (not(B) ↓ C)) ↓ (not(C) ↓ (not(B) ↓ D)) ).
Qual è la trasformazione a soli NAND della seguente espressione f(A,B,C,D) = not(B)(A+not(C)) + A(not(C)+not(D)) not(not(B) ↑ (not(A) ↑ C)) ↑ not(A ↑ ( C ↑ D)) (not(B) ↑ (not(A) ↑ C)) ↑ (A ↑ ( C ↑ D)) not(B) ↑ (not(A) ↑ C) ↑ A ↑ ( C ↑ D) nessuna delle altre.
Qual è la trasformazione a soli NOR della seguente espressione
Qual è la trasformazione a soli NOR della seguente espressione
f(A,B,C,D) = not(B)(A + not(C)) + A(not(C) + not(D)) (B ↓ (A ↓ not(C))) ↓ (not(A) ↓ (not(C) ↓ not(D))) (not(B) ↓ (not(A) ↓ C) ↓ (A ↓ (C ↓ D)) B ↓ (A ↓ not(C)) ↓ not(A) ↓ (not(C) ↓ not(D)) nessuna delle altre.
Gli operatori NAND e NOR godono .... della proprietà commutativa della proprietà di dualità della proprietà associativa della proprietà idempotenza.
Durante il transitorio i valori dei segnali di uscita non mostrano mai andamenti indesiderati. le uscite del circuito assumono necessariamente andamenti indesiderati. le uscite del circuito possono assumere andamenti indesiderati. le uscite sono banalmente ritardate di un tempo prefissato uguale per tutti i segnali.
In uscita da una porta AND a due ingressi, se uno degli ingressi è 1 e l'altro è 0, si può avere un glitch pari ad uno se commuta solo l'ngresso che è ad 1. solo se entrambi gli ingressi commutano e quello che è a 0 commuta in ritardo rispetto all'altro. se commuta solo l'ingresso che è a 0. solo se entrambi gli ingressi commutano e quello che è ad 1 commuta in ritardo rispetto all'altro.
In assenza di ritardi di propagazione, un circuito combinatorio fornisce in uscita segnali senza variazioni spurie solo ritardati di un certo intervallo di tempo, detto transitorio. fornisce in uscita segnali senza variazioni spurie che variano contemporaneamente alla variazione degli ingressi. fornisce in uscita segnali che potrebbero essere affetti da alee dinamiche. fornisce in uscita segnali che potrebbero essere affetti da alee statiche.
Per eliminare il rischio di alee statiche con una soluzione algebrica bisogna evitare che vi siano uni o zeri adiacenti che non appartengono allo stesso raggruppamento. bisogna sempre effettuare la sintesi a costo minimo delle reti combinatorie. bisogna andare a leggere le uscite con un ritardo che garantisca l'esaurimento dei transitori. bisogna sempre effettuare coperture ridondanti.
Un'alea dinamica ha luogo se l'uscita subisce una commutazione in corrispondenza della variazione dell'ingresso. se, in presenza di una variazione dell'ingresso, l'uscita presenta un numero dispari maggiore di uno di commutazioni, quando invece dovrebbe variare una sola volta. se, in corrispondenza del cambiamento dell'ingresso, l'uscita, che dovrebbe rimanere costante, presenta una variazione temporanea rispetto al valore previsto. se l'uscita rimane costante in presenza di una variazione dell'ingresso.
Un'alea statica ha luogo se, in presenza di una variazione dell'ingresso, l'uscita presenta un numero dispari maggiore di uno di commutazioni, quando invece dovrebbe variare una sola volta. se l'uscita rimane costante in presenza di una variazione dell'ingresso. se l'uscita subisce una commutazione in corrispondenza della variazione dell'ingresso. se, in corrispondenza del cambiamento dell'ingresso, l'uscita, che dovrebbe rimanere costante, presenta una variazione temporanea rispetto al valore previsto.
Per eliminare il rischio di alee statiche con una soluzione circuitale bisogna evitare che vi siano uni o zeri adiacenti che non appartengono allo stesso raggruppamento. bisogna sempre effettuare la sintesi a costo minimo delle reti combinatorie. bisogna sempre effettuare coperture ridondanti. bisogna andare a leggere le uscite con un ritardo che garantisca l'esaurimento dei transitori.
Le alee dinamiche non si possono rimovere per via algebrica bisogna per forza attendere che i transitori si siano estiniti. non si possono mai rimuovere. sono automaticamente rimosse una volta rimosse le alee statiche. a volte si possono rimuovere altre volte non è possibile.
Il bistabile è un elemento di memoria che riceve in ingresso solo il segnale di clock. che presenta un solo segnale di ingresso. che non presenta segnali di ingresso che riceve un solo segnale di ingresso oltre al clock.
Gli elementi di memoria non sono mai retroazionati altrimenti sarebbero instabili. presentano tutti delle configurazioni di ingresso proibite. possono essere retroazionati o meno a seconda delle tipologie. sono tutti necessariamente dei circuiti retroazionati.
Un latch SR che opera con ingressi attivi alti, mantiene in memoria il suo stato Quando entrambi gli ingressi sono posti ad uno. Quando entrambi gli ingressi sono posti a zero. Quando S=0 ed R=1. Quando S=1 ed R=0.
Il latch SR dopo aver ricevuto ingresso la configurazione proibita non può mai entrare in oscillazione ma sia l'uscita che l'uscita negata sono entrambe poste allo stesso valore. può entrare in oscillazione e in tal caso sia l'uscita che l'uscita negata sono entrambe poste allo stesso valore. può entrare in oscillazione ma in tal caso l'uscita è il complemento dell'uscita negata. entra necessariamente in oscillazione e sia l'uscita che l'uscita negata sono poste allo stesso valore.
Dato un latch SR che opera con ingressi attivi alti, per porre l'uscita Q ad 1 Il segnale di ingresso S deve essere posto ad 1 mentre il segnale di ingresso R è posto a 0. Il segnale di ingresso S deve essere posto a 0 mentre il segnale di ingresso R è posto a 1. Bisogna porre ad 1 entrambi i segnali di ingresso. Bisogna porre a 0 entrambi i segnali di ingresso.
Quale dei seguenti elementi di memoria non esiste Il D-latch asincrono. Il latch SR asincrono. Il D-latch sincrono. Il latch SR sincrono.
Una qualsiasi variazione dell'ingresso di un D-latch che avviene mentre il segnale di clock è alto viene riportata in uscita solo se è di durata superiore al semiperiodo in cui il clock è alto. non viene mai riportata in uscita. viene necessariamente riportata in uscita. viene riportata in uscita solo se è di durata inferiore al semiperiodo in cui il clock è alto.
Una qualsiasi variazione dell'ingresso di un Flip-Flop Master-Slave di durata inferiore al periodo di clock viene necessariamente riportata in uscita. viene necessariamente riportata in uscita solo se è di durata superiore al semiperiodo in cui il clock è alto. non viene mai riportata in uscita solo se è di durata inferiore al semiperiodo in cui il clock è alto. non viene mai riportata in uscita.
Il Flip-Flop Toggle fornisce in uscita un segnale di frequenza pari alla metà della frequenza del segnale di clock. fornisce in uscita un segnale di frequenza pari alla metà della frequenza del segnale di ingresso D. fornisce in uscita un segnale di frequenza pari al doppio della frequenza del segnale di ingresso D. fornisce in uscita un segnale di frequenza pari al doppio della frequenza del segnale di clock.
Quando entrambi gli ingressi del Flip-Flop JK (attivo alto) sono posti ad 1 l'uscita è il complemento dell'uscita negata e entrambe oscillano con frequenza pari alla metà della frequenza del segnale di clock. l'uscita è uguale all'uscita negata e entrambe oscillano con frequenza pari alla metà della frequenza del segnale di clock. l'uscita è uguale all'uscita negata e entrambe oscillano con frequenza pari alla frequenza del segnale di clock. l'uscita è il complemento dell'uscita negata e entrambe oscillano con frequenza pari al doppio della frequenza del segnale di clock.
Un Flip-Flop D può riportare immediatamente in uscita una variazione dell'ingresso che ha luogo in prossimità del fronte di salita del clock se il clock dello Slave è ritardato rispetto a quello del Master. il clock del Master e quello dello Slave sono due fasi di clock non sovrapposte. il clock del Master è ritardato rispetto a quello dello Slave. il clock del Master è perfettamente allineato con quello dello Slave.
Il tempo in cui un segnale deve rimanere stabile prima del fronte di clock in cui viene memorizzato si chiama rise time hold time delay time set up time.
Il tempo in cui un segnale deve rimanere stabile dopo il fronte di clock in cui viene memorizzato si chiama hold time fall time set up time delay time.
il tempo di ritardo con cui varia l'uscita di un elemento di memoria in risposta alla variazione di ingresso o di clock che l'ha causata si chiama set-up time hold time fall time delay time.
Che cosa è uno "stato stabile" ? uno stato su cui si torna sempre qualunque sia la configurazione di ingressi uno stato da cui non è prevista alcuna uscita lo stato a cui si arriva quando è attivo il segnale di Reset uno stato su cui si torna per almeno una configurazione di ingressi.
Il cosiddetto "problema dello stato iniziale" si risolve.... descrivendo il sistema secondo il modello di Moore descrivendo il sistema secondo il modello di Mealy inserendo un opportuno stato aggiuntivo utilizzando un segnale di reset aggiuntivo.
Nel processo di sintesi qual è lo scopo della procedura di "riduzione degli stati" ? minimizzare il numero di elementi di memoria generare il minor numero possibile di uscite ridurre il numero di componenti ottimizzando i ritardi utilizzare il minor numero possibile di ingressi.
In una rete sequenziale asincrona.... il ritardo tra stato futuro e stato attuale dipende dalla durata del periodo di clock il ritardo tra stato futuro e stato attuale dipende dalla tecnologia utilizzata il ritardo tra stato futuro e stato attuale è praticamente nullo è previsto l'uso di ritardi deterministici tra stato futuro e stato attuale.
Data la seguente tabella delle transizioni, verificare se vi sono stati compatibili o indistinguibili: A e C sono indistinguibili. C e D sono compatibili. B e D sono indistinguibili. nessuna delle altre.
Data la seguente tabella delle transizioni, verificare se vi sono stati compatibili o indistinguibili: B e D sono indistinguibili. nessuna delle altre. A e C sono indistinguibili. B e D sono compatibili.
Data la seguente tabella delle transizioni, verificare se vi sono stati compatibili o indistinguibili: C e D sono compatibili. nessuna delle altre. A e C sono indistinguibili. B e D sono indistinguibili.
Due stati di una macchina sequenziale si dicono "compatibili" .... se non hanno le stesse uscite ma stati futuri equivalenti se hanno le stesse uscite anche se con stati futuri non compatibili se hanno le stesse uscite ma non stati futuri equivalenti se hanno stati futuri compatibili ed uscite identiche o con condizioni di indifferenza.
Il teorema 3 relativo alla sintesi di reti sequenziali non completamente specificate .... pone condizioni per la riduzione del numero di stati pone condizioni sui valori possibili delle uscite pone condizioni per consentire il raggiungimento del costo minimo pone condizioni sul numero massimo di condizioni di indifferenza delle uscite.
In una tabella "non completamente specificata" .... non ci sono condizioni di indifferenza le uscite contengono solo condizioni di indifferenza le uscite o gli stati futuri contengono almeno una condizione di indifferenza non ci sono stati futuri uguali.
La codifica degli stati di tipo "One-Hot" .... evita di dover decodificare lo stato è necessaria nelle reti sequenziali sincrone è utile nelle reti sequenziali asincrone introduce ritardi.
I registri di stato sono tipicamente registri read-write. sono generalmente dei registri read-only. sono generalmente registri write-only. non contengono mai informazioni di stato affini.
I registri dati contengono necessariamente dati provenienti da un DAC. sono necessariamente dei registri read-only. sono generalmente dei registri read-write. sono necessariamente dei registri write-only.
Nei registri write-only il clock è pilotato dal segnale di write. i dati vengono letti dagli ingressi dei flip-flop. il clock è pilotato dal segnale di clear. il clock è pilotato dal registro di read.
I registri di controllo contengono sempre un insieme di bit che effettuano controlli affini. sono tipicamente registri di write-only. sono tipicamente registri read-only. sono necessariamente registri di tipo read-write.
I registri di stato vengono utilizzati per trasmettere dati da un sistema all'altro. possono essere utilizzati per segnalare l'occorrenza di eventuali condizioni di overflow/underflow. vengono utilizzati per abilitare o disabilitare determinate funzionalità di un sistema. nessuna delle altre.
In un registro il numero di elementi di memoria è pari al numero di ingressi del registro viene determinato a valle della sintesi della corrispondente macchina sequenziale. dipende dal ritardo che introduce il registro. non può essere stabilito a priori.
I registri se possono classificare solo in base al numero di bit che memorizzano. sia in base alla tipologia di dati che memorizzano sia in base alla gestione dei dati memorizzati. solo in base alla tipologia di dati che memorizzano. solo in base alla gestione dei dati memorizzati.
Nei registri read-only i dati vengono letti dalle uscite dei Flip-Flop. i dati vengono letti dagli ingressi dei Flip-Flop. gli ingressi dei Flip-Flop sono connessi al segnale di read. il clock è pilotato dal segnale di clear.
I registri di controllo nessuna delle altre. possono essere utilizzati per segnalare l'occorrenza di eventuali condizioni di overflow/underflow. possono contenere il dato binario di un convertitore AD dopo la conversione. vengono utilizzati per trasmettere dati da un sistema all'altro.
Il buffer tri-state viene utilizzato nell'implementazione di tutte le tipologie di registro. viene utilizzato solo nell'implementazione dei registri write-only. viene utilizzato solo nell'implementazione dei registri read-only. viene utilizzato nell'implementazione di registri read-write.
Per dividere un numero binario per 16 con uno shift register devo traslarlo a destra di 4 bit. devo traslarlo a destra di 5 bit. devo traslarlo a sinsitra di 5 bit. devo traslarlo a sinistra di 4 bit.
Per moltiplicare un numero binario per 16 con uno shift register devo traslarlo a sinistra di 5 bit. devo traslarlo a destra di 4 bit. devo traslarlo a destra di 5 bit. devo traslarlo a sinistra di 4 bit.
Per dividere un numero binario per 128 con un registro di spostamento devo trasalrlo a sinistra di 8 bit. devo traslarlo a sinistra di 7 bit. devo traslarlo a sinsitra di 8 bit. devo traslarlo a destra di 7 bit.
Per moltiplicare un numero binario per 128 con un registro di spostamento devo traslarlo a destra di 8 bit. devo traslarlo a destra di 7 bit. devo traslarlo a sinistra di 7 bit. devo traslarlo a sinistra di 8 bit.
Se si vuole essere certi di sincronizzare un segnale digitale con uno dei due fronti di clock è sempre possibile utilizzare solo un D-latch. vanno sempre utilizzati due D-latch in cascata pilotati dallo stesso clock. è sufficiente utilizzare un elemento di memoria qualsiasi. è necessario utilizzare un Flip-Flop.
Un rising-edge detector è composto da due D-latch ed una porta OR. è composto da due D-FF ed una porta AND. è composto da un D-FF e una porta AND. è composto da due D-latch ed una porta AND.
Un edge detector che rileva sia i fronti di salita che i fronti di discesa necessita di due D-FF di due porte AND e di una porta OR necessita di due D-FF e di una sola porta AND. necessita di un solo D-FF e di una porta OR. necessita di almeno tre D-FF e due porte AND.
Un falling-edge detector è composto da due D-Latch e una porta OR. è composto da due D-FF ed una porta AND. è composto da almeno 3 D-FF e una porta AND. è composto da un D-FF e una porta AND.
L'implementazione del seguente blocco pulse, richiede l'utilizzo di due D-FF e di un D-latch pilotati dal clock CK. l'utilizzo di tre D-FF pilotati dal clock CK. l'utilizzo di due D-FF pilotati dal clock CK. l'utilizzo di un solo D-FF pilotato dal clock CK.
Nella sintesi a shift register la tipologia degli elementi di memoria è necessariamente quella del D-FF. deve essere la stessa in tutti gli stadi. deve essere la stessa e tutti gli elementi devono essere pilotati dallo stesso clock. può essere diversa sulla base delle esigenze di progetto.
Nella sintesi a shift register il numero di elementi di memoria dipende dal ritardo introdotto dal circuito nel fornire la risposta. dipende principalmente dai ritardi intrinseci dei componenti. non può essere stabilito a priori. è pari al numero di ingressi del registro.
L'implementazione del seguente blocco pulse, richiede l'utilizzo di tre D-FF pilotati dal clock negato. l'utilizzo di due D-FF pilotati dal clock CK e di un D-latch pilotato dal clock negato. l'utilizzo di un D-FF pilotato dal clock CK e di due D-FF pilotati dal clock negato. l'utilizzo di tre D-FF pilotati dal clock CK.
L'implementazione del seguente blocco burst, richiede l'utilizzo di tre D-latch pilotati dal clock CK. l'utilizzo di un D-FF e di due D-latch pilotati dal clock CK. l'utilizzo di tre D-FF pilotati dal clock CK. l'utilizzo di due D-FF pilotati dal clock CK.
L'implementazione del seguente blocco pulse, richiede l'utilizzo di un D-FF pilotato dal clock CK e di due pilotati dal clock negato. l'utilizzo di tre D-FF pilotati dal clock CK. l'utilizzo di due D-FF pilotati dal clock CK. l'utilizzo di quattro D-FF pilotati dal CK.
L'implementazione del seguente blocco 2-pulse, richiede l'utilizzo di un D-FF e di un D-latch pilotati dal clock CK e di due D-FF pilotati dal clock negato. l'utilizzo di due D-FF pilotati dal clock CK e di due D-FF pilotati dal clock negato l'utilizzo di tre D-FF pilotati dal clock negato. l'utilizzo di un D-FF e di un D-latch pilotati dal clock CK e di tre D-FF pilotati dal clock negato.
L'implementazione del seguente blocco pulse, richiede l'utilizzo di tre D-FF pilotati dal clock CK. l'utilizzo di due D-FF pilotati dal clock CK e di uno pilotato dal clock negato l'utilizzo di un solo D-FF pilotato dal clock CK. l'utilizzo di due D-FF pilotati dal clock CK.
La seguente sequenza di conteggio appartiene a 0001 - 0011 - 0111 - 1111 un johnson counter. un ripple counter. un carry-look-ahead counter. un ring counter.
Quale dei seguenti contatori può essere utilizzato per realizzare con una certa facilità e partendo da solo due uscite un generatore di due fasi di clock non sovrapposte un carry-look-ahead counter. un johnson counter. un ripple counter. un ring counter.
La seguente sequenza di conteggio appartiene a 0001 - 0010 - 0100 - 1000 un johnson counter. un ring counter. un ripple counter. un carry-look-ahead counter.
Quali dei seguenti contatori binari ha un implementazione tipicamente asincrona Il ring counter. il carry-look-ahead counter con propagazione seriale del carry. il carry-look-ahead counter con propagazione parallela del carry. Il ripple counter.
Un contatore binario può essere utilizzato solo come divisore di frequenza. può essere utilizzato solo per effettuare un conteggio. può essere utilizzato per ritardare uno specifico segnale di ingresso. può essere utilizzato sia per effettuare un conteggio, sia come divisore di frequenza.
Che porta logica implementa il circuito seguente NOR NMOS. NAND NMOS. NOR CMOS. NAND CMOS.
Che porta logica implementa il circuito seguente NAND CMOS. NOR CMOS. NOR NMOS. NAND NMOS.
Che tipologia di ASIC occorre progettare per minimizzare l'area occupata dal circuito e massimizzare le prestazioni in termini di velocità di calcolo e consumo di potenza Standard Cell. Gate Array. Full-Custom. Cell Array.
Quale componente caratterizza gli elementi logici di un FPGA? La matrice di connessioni programmabili. La RAM La ROM. La Look-Up Table.
Quali di questi non è un EDA tool Schematic Entry. Test Pattern Generator. Ottimizzatori e Sintetizzatori logici. Automatic Place and Route.
Nel diagramma di Gajski Kuhn il livello fisico/strutturale può essere suddiviso in sottolivelli con lo stesso grado di astrazione. ogni livello di astrazione ha almeno altri tre livelli di astrazione. sono presenti tre diversi livelli di astrazione. sono presenti tre viste ognuna con diversi livelli di astrazione.
I livelli di astrazione della Y-chart sono Architectural, Data-flow, Structural, Physical. Behavioural, Data-flow, Structural. Architectural, Algorithmic, Functional block, Logic, Circuit. Behavioural, Architectural, Logic, Circuit.
In VHDL quando un segnale di interfaccia è di tipo OUT significa che la sorgente del segnale è interna al componente e può essere riutilizzata da questo. la sorgente del segnale può essere sia interna che esterna al componente. la sorgente del segnale è interna al componente ma non può essere riutilizzata da questo. la sorgente del segnale è esterna al componente.
Il VHDL è un linguaggio di programmazione di uso comune. un linguaggio di programmazione che ammette solo costrutti sequenziali. un linguaggio di programmazione che permette di descrivere hardware digitale solo a livello circuitale. un linguaggio di programmazione orientato alla descrizione hardware.
Quale di queste affermazioni è falsa I PROCESS possono essere utilizzati solo in ARCHITECTURE di tipo Behavioural I PROCESS possono essere svegliati dal cambiamento di stato di un segnale. I PROCESS all'interno di una ARCHITECTURE vengono eseguiti in modo concorrente. Un PROCESS contiene al suo interno istruzioni che sono eseguite in modo concorrente.
L'ARCHITECTURE definisce i segnali di interfaccia del sistema può essere vista come il simbolo del blocco logico che rappresenta. può essere descritta nei diversi livelli di astrazione del VHDL se ne può definire una sola per ogni blocco del sistema.
Nel VHDL i livelli di astrazione sono Architectural, Functional block, Logic. Architectural, Behavioural, Logic. Behavioural, Data-Path, Structural. Architectural, Algorithmic, Functional block, Logic, Circuit.
In VHDL quando un segnale è di interfaccia tipo BUFFER significa che la sorgente del segnale è interna al componente e può essere riutilizzata da questo. la sorgente del segnale è interna al componente ma non può essere riutilizzata da questo. la sorgente del segnale può essere sia interna che esterna al componente. la sorgente del segnale è esterna al componente.
Quale tra gli oggetti del VHDL viene utilizzato per trasmettere informazioni tra i blocchi del sistema variabile il processo costante segnale.
Il Delta Delay è il ritardo assegnato di default ai blocchi del sistema e non va dichiarato esplicitamente, ma non ha alcuna utilità nel modello temporale del VHDL. è il ritardo dovuto al tempo di propagazione del segnale attraverso un blocco del sistema e va esplicitamente indicato. è il ritardo dovuto al tempo di propagazione del segnale attraverso un blocco del sistema, va esplicitamente indicato e permette anche di definire la durata di eventuali variazioni dell'ingresso che vengono filtrate dal blocco. è il ritardo di default, che viene assegnato ai blocchi del sistema a cui non è assegnato alcun ritardo per mantenere all'interno della simulazione un modello temporale di tipo concorrente.
Con il metodo del fault collapsing quanti sono i guasti da controllare su di una porta AND a due ingressi 4 26 3 6.
Nel modello stuck-at quali sono le possibili condizioni di un nodo del circuito stuck-at 1, stuck-at 0, floating. good, stuck-at 1, stuck-at 0, floating. good, stuck-at 1, stuck-at 0. stuck-at 1, stuck-at 0.
Con il metodo del fault collapsing quanti sono i guasti da controllare su di una porta XOR a due ingressi 26 3 6 4.
Quando nelle memorie si intende valutare possibili interazioni tra celle di memoria vicine che tecnica di test si utilizza All-one All-zero Checkboard Diagonal.
Quale di queste tecniche di Design for Testability (DFT) non è una tecnica di tipo strutturato: Mux-Scan Random-Access-Scan Scan-Path Divide et Impera.
Quale di questi non è uno degli scopi ufficiali dello standard JTAG osservare e/o modificare la normale operatività del circuito durante la normale attività del dispositivo. programmare il dispositivo. testare il circuito integrato stesso. testare le connessioni tra circuiti integrati una volta assemblati su printed-circuit-board.
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