AC Capítulo 5 [Prácticas-UJA]

¿Cuál es la característica fundamental que distingue a un procesador con arquitectura superescalar de uno con arquitectura escalar?. Un cauce segmentado estrictamente de 5 etapas. Múltiples unidades funcionales en su etapa de Ejecución (EX). Una única Unidad Aritmético-Lógica (ALU) en la etapa EX. La presencia de una Memoria Caché L1 de gran tamaño.

¿Qué implica la planificación estática en una CPU superescalar, como la implementada en Ripes?. El hardware de la CPU reordena las instrucciones según la disponibilidad de operandos. La CPU decide dinámicamente el mejor orden para ejecutar las instrucciones. Se requiere un predictor de saltos para evitar riesgos de control. Las instrucciones se procesan estrictamente en el orden en que aparecen en el código del programa.

¿Cuántas etapas tiene el cauce de ejecución de la configuración superescalar de Ripes (6-STAGE DUAL-ISSUE PROCESSOR)?. Cuatro (IF, ID, EX, WB). Siete (IF, ID, II, EX, MEM, WB, CO). Seis (IF, ID, II, EX, MEM, WB). Cinco (IF, ID, EX, MEM, WB).

¿Cuál es la nueva etapa que se añade al cauce de 5 etapas para formar el cauce superescalar de Ripes, situada entre Descodificación (ID) y Ejecución (EX)?. Etapa II (Instruction Issue) o de emisión de instrucciones. Etapa CA (Cálculo de Dirección). Etapa PC (Program Counter). Etapa WA (Write Address).

En la arquitectura superescalar de Ripes de doble vía, ¿qué tipo de instrucciones están especializadas para ser ejecutadas por la Vía 2?. aritméticas. de carga. de almacenamiento. de salto. ecall. de coma flotante.

¿Qué combinación de instrucciones descodificadas de forma conjunta causaría un riesgo estructural en la arquitectura superescalar de Ripes, forzando una detención?. Una aritmética y una de acceso a memoria. Un salto y una aritmética. Dos instrucciones aritméticas sin dependencias. Dos instrucciones de acceso a memoria (carga o almacenamiento).

¿Cuál es la principal diferencia en la etapa de Captación (IF) de la configuración superescalar de Ripes en comparación con el cauce de cinco etapas?. Se utiliza un predictor de saltos para la captación especulativa. El Contador de Programa (PC) se incrementa siempre en 4 bytes. Se precisa solo una línea de 32 bits para transferir una instrucción. Precisa dos conjuntos de líneas de 32 bits para captar dos instrucciones por ciclo.

¿Por qué el cauce superescalar de Ripes no puede procesar dos instrucciones de salto de forma simultánea?. Porque solo existe un componente BRANCH para evaluar la condición de salto en la etapa EX. Porque no existen riesgos de control en el cauce superescalar. Debido a un riesgo WAR que se produce en la etapa WB. Porque las instrucciones de salto son ejecutadas por la Vía 2, que está especializada en accesos a memoria.

Un Riesgo RAW (Read After Write) aparece cuando... ...dos instrucciones aritméticas intentan escribir simultáneamente en el mismo registro. ...una instrucción lee un registro antes de que una instrucción anterior haya escrito su resultado en él. ...dos instrucciones de acceso a memoria se descodifican juntas. ...la segunda instrucción escribe en un registro que la primera instrucción lee como operando.

Un Riesgo WAR (Write After Read) aparece cuando... ...la instrucción de salto no tiene un predictor y se emite de forma especulativa. ...hay dos instrucciones de salto consecutivas. ...la primera instrucción escribe en un registro que la segunda instrucción también escribe. ...la segunda instrucción escribe en un registro que la primera instrucción usa como operando de lectura.

En la etapa de Descodificación (ID) del cauce superescalar de Ripes, ¿qué unidad determina la vía de ejecución (Vía 1 o Vía 2) por la que se enviará cada instrucción?. El componente ampliado de detección de riesgos de la etapa II. El banco de registros. La unidad WAY CONTROL (Control de Vía). La unidad DECODE.

¿Cuál es un beneficio de desenrollar un bucle (loop unrolling) al optimizar código para una arquitectura superescalar con planificación estática?. Aumenta el número de instrucciones en el cuerpo del bucle, haciendo la planificación estática más sencilla. Incrementa los riesgos de control. Reduce la cantidad de riesgos de datos (RAW/WAR). Reduce el número de instrucciones total en el programa.

¿Qué ocurre con el valor de la métrica CPI (Cycles Per Instruction) cuando se optimiza exitosamente un código para una arquitectura superescalar?. Aumenta, lo que indica una mejor ocupación del cauce. Se mantiene en 1.0, ya que es el valor ideal para todo cauce segmentado. Se convierte en una métrica irrelevante para esta arquitectura. Disminuye y se acerca a 1.0 (o idealmente 0.5 para dual-issue), lo que indica mejor rendimiento.

En el contexto de la planificación estática, si solo se cuenta con una unidad de transferencia de datos a y desde memoria, ¿qué no debería aparecer junto en la secuencia de órdenes para evitar un stall o detención?. Dos instrucciones aritméticas. Una instrucción de salto y una de ecall. Dos instrucciones de acceso a memoria (carga o almacenamiento). Una instrucción aritmética y una de salto.

¿Cuál es la función principal de la unidad de control de vía (WAY CONTROL) en la etapa de Descodificación (ID)?. Escribir el resultado de la instrucción en el banco de registros. Determinar la vía de ejecución (Vía 1 o Vía 2) por la que se enviará cada instrucción, según su tipo. Determinar si existen riesgos de datos entre las dos instrucciones. Decidir si se produce o no un salto.

En una arquitectura superescalar con planificación dinámica (ejecución fuera de orden), ¿cuál de los siguientes es un componente indispensable para garantizar la consistencia en la escritura de resultados?. Cola de Instrucciones (Instruction Queue). Memoria Caché L1. Buffer de Reorden (Reorder Buffer). Unidad de Control de Vía (Way Control Unit).

¿Por qué el riesgo de control tiene un mayor impacto en una arquitectura superescalar que en una escalar simple?. Porque el número de instrucciones que es preciso descartar si el salto finalmente se produce es mayor (dos por etapa). Porque el CPI aumenta automáticamente al detectar un salto. Porque se detiene el cauce entero al inicio del programa. Debido a la especialización de la Vía 1 y Vía 2.

¿Cuál es la consecuencia de que dos instrucciones aritméticas intenten escribir su resultado simultáneamente en el mismo registro en la etapa WB (Write Back)?. La arquitectura superescalar lo permite sin riesgo gracias a su diseño dual. Se produce un Riesgo Estructural, forzando un stall. Se produce un Riesgo de Control, y una de ellas se descarta. El simulador (Ripes) emite las dos instrucciones, pero se pierde el valor escrito por la primera.

Además de la replicación de unidades funcionales (ej. dos ALUs), ¿cuál es otra alternativa mencionada para implementar la capacidad superescalar en una CPU?. Incremento de la capacidad de una unidad para procesar múltiples instrucciones (ej. el captador). Reducción del número de etapas del cauce. Incremento de la frecuencia de reloj. Eliminación completa de la etapa MEM.

En la arquitectura superescalar de Ripes de doble vía, ¿qué tipo de instrucciones están especializadas para ser ejecutadas por la Vía 1?. carga. almacenamiento. aritméticas. salto. ecall. coma flotante.