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La ley de Moore dice que el número de transistores que se puede integrar en un dispositivo. Con un coste determinado se duplica cada 18 meses. Se reduce cada 18 meses. Se duplica cada 12 meses con un coste inferior. No tiene límite.

¿Cuál de las siguientes afirmaciones sobre las arquitecturas es verdadera?. Un proceso viene definido por un conjunto ordenado de instrucciones. Si hablamos de procesos, todos los procesos activos comparten recursos (memoria). Los hilos de un proceso comparten los recursos (memoria). Hilos y procesos son exactamente lo mismo no se diferencian en nada.

En las arquitecturas paralelas para mejorar el tiempo de ejecución, indica cual es la afirmación correcta. Reducción de CPI, mediante procesadores segmentados. Aumento de t (tiempo de reloj), reduciendo la frecuencia de reloj (supersegmentación). Reducción de t (tiempo de reloj), reduciendo la frecuencia de reloj (procesadores superescalares). Reducción del Número de instrucciones mediante instrucciones más densas(VLIW).

Dentro de la arquitectura VLIW ¿cuál de las siguientes afirmaciones es verdadera?. Presenta como ventaja la simplificación de la arquitectura HW al no tener que planificar el código. Comparado con otras arquitecturas paralelas presenta un mayor consumo y potencia. Requiere de compiladores muy sencillos. No son adecuados para sistemas embebidos.

Dentro de la arquitectura VLIW, cual es falsa: Simplificación de la arquitectura hardware al no tener que planificar el código. Presenta como ventaja la simplificación de la arquitectura HW al no tener que planificar el código. Comparado con otras arquitecturas paralelas, presenta un mayor consumo y potencia. Es adecuada para sistemas embebidos.

!!!!!!!!!En la segmentación se pueden representar varias situaciones que impiden a la siguiente instrucción que se ejecute en el ciclo que le corresponde y son: Riesgos estructurales y por dependencia de datos. Riesgos estructurales y por dependencia de control. Riesgos estructurales por dependencia de datos y por dependencia de control. No existe ninguna de esas situaciones para la segmentación.

¿Cuál de las siguientes afirmaciones es cierta con respecto los procesadores superescalares?. Tienen la desventaja de necesitar una frecuencia de reloj muy alta para obtener rendimientos elevados. Tienen la desventaja de aumentar la complejidad de la circuitería. Tienen la desventaja de tener que seguir estrictamente el flujo secuencial de las instrucciones para su correcta ejecución. Marca ésta si todas las anteriores son ciertas.

¿Cuál de estas afirmaciones es cierta sobre los procesadores supersegmentados?. Consiste en unir segmentación y superescalaridad, para tener varios cauces segmentados replicados. Todas las etapas del cauce se dividen en el mismo número de subetapas. Disponen de varios tiempos de reloj distintos. Marca ésta si todas las anteriores son ciertas.

Una dependencia relativa al procedimiento significa: Que los datos que lee una instrucción son modificados por otra instrucción anterior. Que hasta que una instrucción condicional no se evalúe por completo no se puede saber cuál es la siguiente instrucción que ha de ocupar el cauce de ejecución. Que dos instrucciones modifican consecutivamente un dato, por lo que una de ellas debe bloquearse hasta que la otra acabe. Que dos instrucciones leen un dato, por lo que no hay inconveniente real a la hora de que ambas instrucciones ocupen los cauces de ejecución.

La tecnología MMX de tipo SIMD: Incorpora al hardware ocho registros nuevos al para procesar datos vectoriales de tipo entero. Incorporan la aritmética saturante, que significa que todo resultado que sobrepasa un máximo se…. Incorporan la comparación empaquetada, que proporciona una máscara de bits según se cumpla. Ninguna de las anteriores.

Los sistemas MIMD débilmente acoplados: Se les llama así porque no todos los nodos tienen la misma prioridad a la hora de acceder a la red de interconexión. También se les llama sistemas multiprocesador cc-NMA. Utilizan mecanismo explícitos de envío y recepción de datos entre los distintos nodos. Ninguna de las anteriores.

Según Flynn, la clasificación de las arquitecturas MIMD para memoria distribuida quedaría como: Memoria compartida distribuida y multicomputadores de memoria distribuida. Fuertemente acoplados. Débilmente acoplados. Memoria compartida distribuida y multicomputadores de memoriadistribuida y multiprocesadores de memoria compartida.

Los procesadores fuertemente acoplados presentan los siguientes modelos de acceso a memoria: UMA, NUMA, COMA. UMA, NUMA. UMA, COMA. UMA, NUMA, COMA Y CLUSTER.

¿Cuál es la solución estática al problema de la coherencia de las caches en un sistema multiprocesador?. Determinar que variables se pueden replicar en las caches y cuáles no. La utilización de protocolos basados en directorios. Impedir que las variables utilizadas por varios procesadores puedan ser replicadas en sus respectivas caches. Ninguna de las anteriores.

El Cluster, es un sistema multiprocesador: Débilmente acoplado, el cual es un conjunto de computadores interconectados con una red alta velocidad. Cuyo diseño es mucho más costoso que un multiprocesador. No es necesario ningún sistema extra para su gestión. De bajo rendimiento y difícil o pocas escalabilidad.

El middleware es: La denominación que se da al sistema operativo que utilizan los ordenadores de un cluster. Un hardware específico para la construcción optimizada de clusters. La red de interconexión que comunica de forma eficiente los ordenadores de un cluster. Ninguna de las anteriores.

¿Cuál de las siguientes afirmaciones es falsa respecto a los procesadores débilmente acoplados?. El diseño de clusters puede resultar más sencillo y económico que el de un multiprocesador. Es necesario un sistema de gestión de cluster, middleware. Suelen compartir memoria. Se realiza un reparto de la carga computacional entre los diferentes nodos.

¿Cuál de las siguientes afirmaciones es cierta con respecto a la segmentación del cauce de ejecución de un procesador?. Consiste en compartir la CPU alternativamente, a intervalos de tiempo iguales, entre distintas instrucciones. Consiste en dividir la ejecución de las instrucciones en etapas de la misma velocidad. Es incompatible con la superescalaridad. Los buffers son unos componentes que han de insertarse entre las distintas etapas del cauce.

¿Qué afirmación es cierta acerca de la tecnología VLIW?. Tienen la desventaja de suponer un incremento en la complejidad de los recursos hardware. Un compilador se ocupa de descomponer cada instrucción a ejecutar en subinstrucciones denominadas…. Agrupa varias instrucciones en una misma palabra, denominando a cada una de esas instrucciones si…. Es incompatible con la tecnología EPIC.

Sobre los sistemas MIMD fuertemente acoplados: Los distintos computadores se comunican mediante paso de mensajes. La escalabilidad del sistema está limitada por el ancho de banda del acceso a la memoria. Los nodos carecen de memoria privada. Ninguna de las anteriores.

Dentro de los tipos de datos de Big Data encontramos: Machine to Machine incluye datos obtenidos de las etiquetas RFID y GPS, entre otros. Web y Redes Sociales, incluyen emails, datos de las call centers, entre otros datos. Machine to Machine se refiere a registros de facturación, estados de datos transaccionales, etc. Generados por los humanos, son los obtenidos por las huellas digitales, escaneo de retina, reconocimiento facial….

Referente a las tecnologías IoT: SOAP y REST son dos tipos de servicios web. Message Oriented Middleware es un tipo de servicio web sin estado. Los microservices son un paradigma de la computación distribuida para el paso de mensajes. SOA es un servicio web con estado.

Respecto al kernel que se ejecuta en la GPU, la aceleración específica lograda por un código ejecutado en la GPU no depende de: Si el flujo de datos y el flujo de control se adaptan bien a la forma de computar en la GPU. El número de parámetros que se le pasa a la función kernel. Optimización en el código. Si el kernel de la GPU admite un número suficiente de hilos concurrentes.

¿Cuál de las siguientes características no es propia de la arquitectura de una GPU?. Las GPU’s poseen unidades control simple. Las GPU’s están compuestas de muchas ALU simples. Las GPU’s poseen caches pequeñas que potencian el ancho de banda de la memoria. Las GPUs poseen mecanismos de predicción de salto de instrucciones (branch prediction).

¿Qué representa el valor threadidx cuando es evaluado por cada uno de los hilos en un kernel de CUDA?. El índice global del hilo. El índice del hilo dentro de su bloque. El número de hilos que tiene el bloque. El número total de hilos lanzados.

¿Cuál de las siguientes afirmaciones sobre el manejo de hilos en CUDA no es cierta?. Los hilos dentro de un bloque se pueden coordinar e intercambiar información. Los hilos se asignan a los Streaming Multiprocessors (SM) en bloques. Hilos en diferentes bloques no pueden cooperar de forma directa. No existe un número máximo de hilos por bloque.

La unidad mínima de ejecución paralela dentro de una arquitectura GPU CUDA es: Bloque. Malla. Warp. Hilo.

Respecto a la planificación de hilos en CUDA, ¿cuál de las siguientes afirmaciones es VERDADERA?. Los hilos se agrupan en unidades de 64 denominadas warps. Existe garantía respecto al orden de ejecución de bloques. Los bloques se distribuyen entre los multiprocesadores disponibles. Todos los hilos ejecutan la misma instrucción simultáneamente.

Dentro de un kernel, por defecto, los arrays de gran tamaño son alojados en. Memoria local. Memoria compartida. Registros. Memoria global.

La memoria de mayor capacidad dentro de una GPU es la: Memoria de texturas. Memoria global. Registros. Memoria de texturas.

¿Cuando se produce el acceso a memoria de manera coalescente?. Cuando cada hilo accede a distintas posiciones de memoria que son adyacentes. Cuando hilos adyacentes acceden a posiciones de memoria adyacentes al ejecutar la misma instrucción. Cuando hilos adyacentes acceden a posiciones de memoria equidistantes al ejecutar la misma instrucción. Cuando cada hilo solo tiene que acceder a un único dato de memoria global.

Asumiendo que un kernel es invocado con 128 bloques con tamaño de 256 hilos cada uno, si una variable es definida para alojarse en memoria compartida ¿cuántas copias de esta variable serán creadas a lo largo de la ejecución delmismo?. 32768. 1. 256. 128.

Asumiendo que un kernel es invocado con 128 bloques con tamaño de 256 hilos cada uno, considerando una variable típica declarada como int a=0 ¿cuántas copias de esta variable serán creadas a lo largo de la ejecución del mismo?. 32768. 1. 256. 128.

Dentro de un kernel, por defecto, las variables declaradas son alojadas en: Memoria global. Registros. Memoria local. Memoria compartida.

!!!!!!!!!!!De qué forma podemos calcular el número total de hilos lanzados dentro de un kernel CUDA (que se ha planificado en una única dimensión)?. blockIdx * blockDim.x + threadIdx.x. gridDim.c * threadIdx.x. gridDim.x * blockDim.x threadIdx.x. gridDim.x * blockDim.x.

Si el kernel que enviamos a la GPU se acelera 6x, pero el 40% restante de la aplicación no admite paralelismo, ¿Qué aceleración global se obtiene?. 6x. 2x. 1.5x. 10x.

(Problema) Si un kernel enviado a la GPU se ejecuta 8 veces más rápido que en la CPU, pero el 20% restante de la aplicación no es compatible con esta implementación paralela, ¿cuál es la aceleración global obtenida?. 8 x. 3.33 x. 6.66 x. 2 x.

Queremos realizar una suma de dos vectores en paralelo en la GPU. Cada hilo debe calcular la suma de dos posiciones adyacentes en el vector (en lugar de utilizar un hilo por cada elemento). ¿Qué expresión de las siguientes sería la correcta para llevar a cabo el mapeo entre hilos y elementos?. idx = blockIdx.x * blockDim.x + threadIdx.x + 2;. idx = (blockIdx.x * blockDim.x + threadIdx.x) * 2;. idx = blockIdx*threadIdx * 2;. idx = blockIdx.x * blockDim.x * 2 + threadIdx.x.

Para una suma de vectores en paralelo asumiendo que el tamaño de los vectores es 16000 y que cada hilo calcula un elemento del vector resultado,¿cuántos hilos habrá como mínimo en el grid de ejecución en CUDA si utilizamos un tamaño de bloque de 512?. 16000. 16384. 16512. 16385.

Para una suma de vectores en paralelo, asumiendo que el tamaño de los vectores es 1030 y que cada hilo calcula un elemento del vector resultado,¿cuántos hilos se ejecutarán en CUDA si utilizamos un tamaño de bloque de 512?. 1030. 512. 1024. 1536.

Si un SM de un dispositivo CUDA puede ejecutar hasta 1536 hilos y hasta 4 bloques a la vez, cuál de las siguientes configuraciones obtendría mayor rendimiento y por lo tanto mayor número de hilos en ejecución: 128 hilos por bloque. 256 hilos por bloque. 512 hilos por bloque. 1024 hilos por bloque.

Suponiendo una arquitectura de GPU Fermi con sus consecuentes limitaciones de hardware específicas, ¿cuál de las siguientes configuraciones de tamaño de bloque ofrecería mejor rendimiento?. 8 x 8. 16 x 16. 32 x 32. No se ve la última.

Un protocolo de coherencia de caché se dice que es de tipo write-broadcast cuando se da lo siguiente: Si un procesador actualiza un bloque de datos, envía una señal al resto de procesadores para que marquen ese mismo como inválido. Si un procesador actualiza un bloque de datos, envía una señal al resto de procesadores para que actualicen ese mismo bloque. Si un procesador ha de actualizar un bloque, primero envía una señal al resto de procesadores para asegurarse de que no tienen ese mismo bloque replicado, y por tanto no hay problema de coherencia. Ninguna de las anteriores.

¿Qué desventajas presentaba la programación de shader en Cg frente a CUDA dentro del ámbito de la GPGPU?. Mayor tiempo de compilación. Mayor tiempo de desarrollo y conocimientos especializados. Incompatibilidad con la mayoría de arquitecturas de procesadores gráficos. Ninguna de las anteriores.

Respecto al kernel que se ejecuta en la GPU, la aceleración específica lograda por un código ejecutado en la GPU no depende de: Si el flujo de datos y el flujo de control se adaptan bien a la forma de computar en la GPU. El número de parámetros que se le pasa a la función kernel. Optimización en el código. Si el kernel de la GPU admite un número suficiente de hilos concurrentes.

¿Cuál de las siguientes características no es propia de la arquitectura de una GPU?. Las GPU’s poseen unidades control simple. Las GPU’s están compuestas de muchas ALU simples. Las GPU’s poseen caches pequeñas que potencian el ancho de banda de la memoria. Las GPUs poseen mecanismos de predicción de salto de instrucciones (branch prediction).

¿Cuál de las siguientes afirmaciones sobre el manejo de hilos en CUDA no es cierta?. Los hilos dentro de un bloque se pueden coordinar e intercambiar información. Los hilos se asignan a los Streaming Multiprocessors (SM) en bloques. Hilos en diferentes bloques no pueden cooperar de forma directa. No existe un número máximo de hilos por bloque.

La memoria de mayor capacidad dentro de una GPU es la: Memoria de texturas. Memoria global. Registros. Memoria de texturas.

Dentro de un kernel, por defecto, las variables declaradas son asignadas a: Memoria constante. Memoria global. Registros. Memoria de texturas.

¿Cuál de las siguientes afirmaciones es cierta con respecto a la segmentación del cauce de ejecución de un procesador. Consiste en compartir la CPU alternativamente, a intervalos de tiempo iguales, entre distintas instrucciones. Consiste en dividir la ejecución de las instrucciones en etapas de la misma velocidad. Es incompatible con la superescalaridad. Los buffers son unos componentes que han de insertarse entre las distintas etapas del cauce.

¿Cuál de las siguientes afirmaciones es cierta con respecto los procesadores superescalares?. Tienen la desventaja de necesitar una frecuencia de reloj muy alta para obtener rendimientos elevados. Tienen la desventaja de aumentar la complejidad de la circuitería. Tienen la desventaja de tener que seguir estrictamente el flujo secuencial de las instrucciones para su correcta ejecución. Marca ésta si todas las anteriores son ciertas.

¿Cuál de estas afirmaciones es cierta sobre los procesadores supersegmentados?. Consiste en unir segmentación y superescalaridad, para tener varios cauces segmentados replicados. Todas las etapas del cauce se dividen en el mismo número de subetapas. Disponen de varios tiempos de reloj distintos. Marca ésta si todas las anteriores son ciertas.

14. Una dependencia relativa al procedimiento significa. Que los datos que lee una instrucción son modificados por otra instrucción anterior. Que hasta que una instrucción condicional no se evalúe por completo no se puede saber cuál es la siguiente instrucción que ha de ocupar el cauce de ejecución. Que dos instrucciones modifican consecutivamente un dato, por lo que una de ellas debe bloquearse hasta que la otra acabe. Que dos instrucciones leen un dato, por lo que no hay inconveniente real a la hora de que ambas instrucciones ocupen los cauces de ejecución.

Sobre los protocolos snoopy: Los bloques de datos compartidos se hallan en una estructura específica, de modo que la actualización… automáticamente en cada procesador que lo está manejando. Las órdenes de invalidación/actualización se propagan a través de una línea común. Solo pueden ser de tipo write-invalidate. Solo pueden ser de tipo write-broadcast.

¿Cuál es la solución estática al problema de la coherencia de las caches en un sistema multiprocesador?. Determinar que variables se pueden replicar en las caches y cuáles no. La utilización de protocolos basados en directorios. Impedir que las variables utilizadas por varios procesadores puedan ser replicadas en sus respectivas caches. Ninguna de las anteriores.

El fenómeno “register spilling” consiste en: Las variables de un hilo que no caben en registros del SM pasan a memoria caché. Las variables de un hilo que no caben en registros del SM a memoria compartida. Las variables de un hilo que no caben en registros del SM pasan a memoria local. Las variables de un hilo que no caben en registros del SM pasan a memoria global.

¿Cuándo se produce el acceso a memoria de manera coalescente?. Cuando cada hilo accede a distintas posiciones de memoria que son adyacentes. Cuando los hilos adyacentes acceden a posiciones de memoria adyacentes al ejecutar la misma instrucción. Cuando los hilos adyacentes acceden a posiciones de memoria equidistantes al ejecutar la misma instrucción. Cuando cada hilo solo tiene que acceder a un único dato de memoria global.

!!!!!!!!!Si hablamos de la arquitectura del sistema operativo Android, ¿cuál de las siguientes afirmaciones es correcta?. La máquina Dalvik surgió como una evolución de ART. Los beneficios de Dalvik con respecto a ART son un mayor ahorro energético, pero disminución del rendimiento. ART mejora frente a Dalvik, aumentando el rendimiento y permitiendo un mayor ahorro energético. Mediante ART cualquier aplicación de java es posible emplearla en Android.

!!!!!!!!!!Dentro de la arquitectura VLIW, cual es falsa: Simplificación de la arquitectura hardware al no tener que planificar el código. Presenta como ventaja la simplificación de la arquitectura HW al no tener que planificar el código. Comparado con otras arquitecturas paralelas, presenta un mayor consumo y potencia. Es adecuada para sistemas embebidos.

!!!!!!!!El paradigma de computación distribuida MOM: Está basado en el paso de mensaje y permite la comunicación únicamente síncrona. Una de sus desventajas es la imposibilidad de almacenar los mensajes. Mediante la implementación MQTT permite el uso de conexiones punto a punto, pero no publicación-suscripción. Tiene como principios, el desacoplamiento y la confiabilidad a nivel de transacción y de persistencia.

!!!!!!!!Un System on Chip (SoC): Integra en el mismo chip CPU y GPU. Integra en el mismo chip CPU, GPU y memoria. Integra en el mismo chip CPU y memoria. Se caracteriza por tener un mayor consumo energético.

!!!!!!!!!!!¿Cuál de las siguientes afirmaciones sobre servicios web es la correcta?. Los diferentes tipos de servicios web son: Rest y SOA. Los diferentes tipos de servicios web son: Rest y SOAP y MOM. Los servicios tipo Rest permiten la asincronía frente a los SOAP que solo permiten la sincronía. Los servicios tipo SOAP permiten en la descripción del servicio un tipado fuerte.

!!!!!!!!!!¿Qué entendemos por Computación Heterogénea?. Compaginar distintas tipologías de procesador para optimizar tareas concretas. Aprovechar flujos de ejecución paralelos para ganar eficiencia. Emplear múltiples lenguajes de programación, como CUDA y C++, en un solo programa para mejorar el rendimiento. Utilizar distintas estructuras de datos a la vez para aumentar la robustez.

!!!!!!!!!!!!!!!(Problema) Javier ha traído una nueva tarjeta gráfica al laboratorio y ha programado un kernel que se ejecuta 5 veces más rápido en la CPU. Solo un tercio del algoritmo NO es compatible con esta implementación paralela. ¿Cuál es la aceleración global obtenida con esta nueva tarjeta gráfica en comparación con el uso únicamente de la CPU?. 4.5X. 3.33X. 5X. 2.14X.

!!!!!!!!!!!!¿Cuál es el propósito del decorador @cuda.jit en la librería Numba de Python?. Indicar que una función debe compilarse y ejecutarse en GPU. Realizar una operación de módulo. Importar la librería de CUDA. Definir la cantidad de hilos y bloques del grid.

!!!!!!!!!!!!!!Los componentes de una red GSM son: Mobile station (MS), Base-Station Subsystem(BSS), Network and Switching Subsystem(NSS), Operation and Support Subsystem (OSS). Core Network (CN), Red de acceso al medio (UTRAN), User Equipment (UE). Evolved UTRAN (E-UTRAN), evolved node B, User Equipment (UE). Mobile station (MS), Base-Station Subsystem (BSS), Red de acceso al medio (UTRAN), Operation and Support Subsystem(OSS).

!!!!!!!!!!!!!Si hablamos de las generaciones de telefonía móvil compatibles entre si. ¿cual es el orden correcto en cuanto a su implantación?: GPRS, DECT, WIMAX, GSM, LTE, 5G. GSM, 3GPP, LTE-A, UMTS, 5G. GSM, GPRS, EDGE, LTE, LTE-A, 5G. GSM, HSDPA, HSPA+, WIMAX, LTE-A, 5G.

¿Qué entendemos por Computación Heterogénea. Compaginar distintas tipologías de procesador para optimizar tareas concretas. Aprovechar flujos de ejecución paralelos para ganar eficiencia. Emplear múltiples lenguajes de programación, como CUDA y C++, en un solo programa para mejorar el rendimiento. Utilizar distintas estructuras de datos a la vez para aumentar la robustez.

¿Que tipo de taxonomía utiliza la arquitectura CUDA ?. SIMD. SISD. MISD. Ninguna de las anteriores.

¿A partir de que serie de tarjetas gráficas nVidia esta disponible CUDA?. La serie 7. La serie 6. La serie 8. Ninguna de las anteriores.

Según afirma la ley de Moore, cada 18 meses se aumenta la capacidad de cómputo de los procesa dores. ¿De cuánto es ese aumento de capacidad?. Del triple. Del Doble. De la mitad. Ninguna de las anteriores es correcta.

Cuando invocamos al kernel usamos esta función: kernel_routine<<<...>>>(args); ¿Que código hay que poner en lugar de los puntos suspensivos?. blockDim, gridDim. gridDim, blockDim. blockIdx, threadIdx. threadIdx, blockIdx.

¿Cuantos hilos necesita almenos una GPU, para ser eficiente?. 300 hilos. 500 hilos. 1000 hilos. 2000 hilos.

¿Cuantos núcleos tiene la GPU NVIDIA GTX4080?. 9.728 núcleos. 10.240 núcleos. 16.384 núcleos. 8.704 núcleos.

¿Por qué se empezó a utilizar procesadores multi-core?. Porque se ofrece más rendimiento a baja frecuencia, lo que además proporciona una mayor eficie ncia energética. Porque son más baratos. Porque se calientan más, y una computadora trabaja mejor a altas temperaturas. Ninguna de las anteriores.

¿Qué es un warp?. Un warp es la unidad máxima de hilos que se almacenan en un bloque. Un warp es la unidad mínima de threads que se agrupan en un bloque. Un warp es la unidad máxima de hilos que se almacenan en un grid. Un warp es la unidad mínima de bloques que se agrupan en un grid.

En el nivel más alto encontramos un proceso sobre la CPU (Host),¿cuál de los siguientes pasos no realiza?. Copia datos desde el host hacia la memoria device. Copia datos desde la memoria device al host. Los pasos no se pueden repetir. Libera memoria y finaliza la ejecución proceso.

Respecto a la ley de Amdahl: Describe la aceleración global que puede obtenerse al mejorar alguna característica del computador. Está limitada por la fracción de tiempo en que se puede utilizar ese modo más rápido. Sus variables son 2, la velocidad que puede obtener, y el tiempo durante el cual puede obtenerla. Todas las anteriores son ciertas.

¿De cuántos hilos se componen los "warps"?. 2. 128. 32. 56.

Dentro de la parte de programación en Cuda, ¿cómo se denomina el código que se ejecuta en la GPU?: Host. Kernel. Grid. Kernel_routine.

Las CPUs se caracterizan por... Cachés pequeñas, ALUs complejas y unidad de control simple. Cachés pequeñas, ALUs complejas y unidad de control compleja. Cachés grandes, ALUs complejas y unidad de control simple. Ninguna de las anteriores.

Si tenemos un grid de hilos, ¿qué podemos ejecutar sobre él?. Un bloque que forma el tamaño del grid. Un kernel CUDA. Un código Host. Ninguna de las anteriores.

En CUDA, ¿a qué nos referimos con Dim3?. Una constante auxiliar para las dimensiones de los bloques. Un tipo de dato común a la mayoría de lenguajes de programación como C o Java. Un tipo especial de este lenguaje con 3 componentes por defecto inicializadas a 1. Una constante auxiliar con tres valores asociados a tres hilos distintos.

Si 3 bloques se asignan a un SM y cada bloque tiene 256 hilos ¿Cuántos Warps hay en un SM?. 36. 24. 128. 64.

A nivel de GPU, ¿de que dependen los detalles?. De la propia GPU. De la CPU. De la generacion de los chips. De los nucleos y sus registros.

¿Con que instrucción se establece el máximo de hilos por bloque en CUDA, y cual es el máximo pe rmitido?. dim3 block(int num_hilos); (máximo de 2048). dim3 block(int num_hilos); (máximo de 1024). dim3 thread(int num_hilos); (máximo de 2048). dim3 thread(int num_hilos); (máximo de 1024).

¿Cuál de estas afirmaciones es correcta?. Las caches grandes permiten bajar la latencia en los accesos a memoria. La GPU necesita más de 1000 hilos para ser eficiente. A nivel de GPU los detalles dependen de la generación de los chips. Todas son correctas.

En tipos de memoria constante... Los valores pueden ser modificados. Optimizada para escritura, pero no para lectura. Utiliza memoria cache compartida. Ninguna de las anteriores.

Pregunta: ¿Qué entendemos por localidad espacial?. se refiere a que a un tipo de memoria global. se refiere a que un dato usado recientemente es probable que se use otra vez a corto plazo, por lo que se mantiene en la caché. se refiere a que es probable utilizar los datos adyacentes a los usados, por lo que se guardan también los adyacentes en la caché. se refiere a la ubicación para guardar las variables usadas en los kernels.

¿Cuál de los siguientes es el calificador para kernels CUDA?. __device__. __global__. __host__. Ninguno de los anteriores.

¿Cuál de los siguientes iteradores no existe?. constant_iterator. constrain_iterator. transform_iterator. permutation_iterator.

En los Streaming Multiprocessor se implementa una planificación en la que: Solo un warp es ejecutado a la vez por un SM. Los Warps los cuales su siguiente instrucción tiene sus operandos preparados para ejecutarse son elegibles. Los Warps candidatos ejecutarse son elegidos y seleccionados utilizando colas de prioridad. Todas son ciertas.

Si quisiéramos aprovechar al máximo un sistema con múltiples GPUs, ¿qué tendríamos que llevar a cabo?. Tendríamos que particionar el problema. Resolver los distintos problemas en pararelo. Utilizar cualquier lógica que pueda mejorar el rendimiento del algoritmo. Todas las anteriores son válidas.

Indica cual de las siguientes afirmaciones sobre las variables constantes es falsa: Se definen usando el prefijo "__constante__". Pueden ser modificadas por los kernels. Se inicializan por el código host usando: "cudaMemcpyToSymbol". Se inicializan por el código host usando: "cudaMemcpyFromSymbol".

¿Cuál de las siguientes afirmaciones sobre la memoria local es incorrecta?. Destinada a la información local de cada hilo. Para variables o vectores locales que no caben en sus respectivos registros. Tiene poca capacidad y su velocidad es como la de la memoria global. Las nuevas arquitecturas han mejorado bastante su uso mediante las caches L1/L2.

¿Cual de las siguientes afirmaciones es CORRECTA?. Solo se puede comprobar el rendimiento de una tarjeta grafica en funcion de lo fluidas que funcio nen las aplicaciones ejecutadas. Las mejoras de rendimiento en una GPU medidas con la Ley de Amdahl nos indican que no exist e limite de mejoras. La ley de Amdahl puede medir el rendimiento al mejorar alguna caracteristica del computador, limitada a una fraccion de tiempo. La aceleracion global depende de la aceleracion obtenida por el kernel.

En la planificación software de los hilos, cada bloque se divide en: Warps de 16 hilos. Warps de 32 hilos. Warps de 30 hilos. Warps de 8 hilos.

Señala la respuesta correcta sobre Memoria Constante. Disponen de su propia mem. caché. Su velocidad es similar a los registros sin necesidad de ocuparlos. Optimizada para lecturas, su uso aumenta notablemente la velocidad del sistema. Todas de las anteriores.

Las GPUs. Tienen caches pequeñas y unidad de control simple. Tienen caches grandes y unidad de control compleja. Sus hilos son muy complejos y no se pueden crear y/o destruir facilmente. Todas son correctas.

¿Qué afirmación sobre la Memoria Compartida es falsa?. Es la memoria dedicada a cada multiprocesador. Normalmente se reemplazan los datos desde la memoria global en la memoria compartida. Normalmente se copian los datos desde la memoria global en la memoria compartida. Memoria compartida por todos los hilos de un mismo bloque, útil para compartir información.

Una de las características de la arquitectura ARM contrarias a la filosofía RISC es. La no inclusión de la instrucción MAC. La utilización de instrucciones muy homogéneas en cuanto a longitud y nº de parámetros. La utilización de ventanas de registros. Ninguna de las anteriores.

El sistema GPRS. Se puede considerar el primer sistema de telefonía móvil digital a nivel europeo. Es la primera versión del sistema UMTS. Permite utilizar varios canales simultáneos en una misma comunicación. Ninguna de las anteriores.

Sobre las GPU para móviles: Muchas veces están integradas con la CPU en un SoC. Tienen prestaciones muy similares a las GPU de ordenadores de sobremesa. Pueden llegar a tener cientos de núcleos de procesamiento. Marca ésta si todas las anteriores son correctas.

En relación a ARM, NEON es: Uno de los perfiles de procesadores ARM Cortex. La arquitectura ARM predecesora de Cortex. Una ampliación de la arquitectura ARM orientada a mejorar las prestaciones multimedia. La primera arquitectura ARM capaz de integrar múltiples núcleos de procesamiento.