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ArquiBueno

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Título del test:
ArquiBueno

Descripción:
Descripción del test

Autor:
Mike
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Fecha de Creación:
19/11/2021

Categoría:
Informática

Número preguntas: 118
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Temario:
1) Cuando en un sistemas de varias caches L1 puede acceder simultáneamente a un mismo L2 es porque posee una conexión... Multipuerto Simple Bus.
2) ¿Cuál de estos métodos de organización es más barato? Totalmente asociativa Asociativa de una vía Asociativa de.
3) En la actualización por escritura diferida ¿Cuándo se actualiza la caché? En toda la escritura. Cuando modificamos el dato. En los ciclos libres del bus.
4) En que se basa la vecindad espacial En que los datos y las instrucciones están próximos entre sí. En que las instrucciones se han ejecutado recientemente. En que los datos se han accedido recientemente.
5) El factor de velocidad es... tc / t tc / tp tp / tc.
6) El tiempo de acceso al sistema de memorias se define como... t = A x tp + (1 - A) x (tc + tp) “A=alfa” t = A x tc + (1 - A) x (tc + tp) “A=alfa” t = A x tp x (1 - A) x (tc + tp) “A=alfa”.
7) ¿Qué tipo de organización requiere una memoria CAM? Totalmente asociativa. Asociativa de una vía Asociativa de n vías.
8) ¿Qué tipo de actualización es LRU? La que hace más tiepo que se modifica. La que hace más tiempo no se utiliza. La que hace menos tiempo se utiliza.
9) Si aplicando el protocolo MESI sobre una línea “I” realizo una operación escritura pasa a... Invalida y escritura inmediata a memoria principal. Invalida y escritura obligada a memoria principal. Exclusiva y actualiza la memoria.
10) El Pentium básico tiene una caché de datos de … 8 Kbytes totalmente asociativa 8 Kbytes asociativa de dos vías. 8 Kbytes asociativa o cuatro vías.
11) La caché de segundo nivel L2 Para su carga utiliza los mismos algoritmos que la L1 Es más rápida Contiene toda la información de L1. Contiene la información más recientemente usada de la L1.
12) En el protocolo MESI para indicar que una línea de la caché se ubica solo en ella y al estar sin modificar hay una copia idéntica en la memoria principal está definida por el estado: M E S I.
13) En una caché de escritura obligada una línea que se ha modificado, se actualiza en memoria principal. A través de unos registros intermedios en la BIU. Inmediatamente se modifica la línea de la caché. Cuando se haya libre el bus del sistema Cuando se va a reemplazar la línea modificada por otra.
14) La memoria caché del 486 para sustituir a una de sus líneas utiliza el algoritmo … Tipo FIFO Tipo LIFO Tipo RAM Tipo LRU.
15) Se dispone de una memoria principal con tiempo de acceso de 38ns. Si se coloca una memoria caché de 15,66ns en serie para aumentar la velocidad en los accesos alcanzando con ella un tiempo medio de acceso de 19,6ns. ¿Cuál es la tasa de aciertos de dicha caché? 96% 90% 80% Ninguna.
16) Aplicando el protocolo MESI. Si una línea está marcada como I (Inválida) se la realiza un ciclo de lectura. Actualiza la caché. Pasa la línea a modificada. Lee de memoria principal.
17) El factor de velocidad en las memorias caché se define por: Tiempo de memoria principal entre tiempo de caché. Tiempo de caché entre tiempo de memoria principal. Tiempo de caché entre tiempo medio de acceso a memoria.
18) Si en un Pentium el protocolo MESI ordena una escritura obligada es por que se ha realizado: Un rastreo sobre un dato modificado. Una escritura sobre dato modificado. Una escritura sobre dato invalido.
19) Tipo de organización de una memoria caché con mayor rendimiento. Asociativos de una vía. Asociativos de energía. Totalmente asociativos.
20) Si un procesador con caché al escribir en la memoria un dato lo hace directamente sobre la memoria principal esta utilizando el algoritmo... Escritura inmediata. Escritura diferida. Escritura obligada.
21) En los sistemas multiprocesadores la conexión caché con mayor rendimiento es... Simple Bus Multipuerto.
22) ¿Qué algoritmos de reemplazo puedo implementar en una caché con organización asociativa de una vía? Ninguno Todos Depende de otros factores.
23) ¿En qué caso se actualiza la memoria principal cuando usamos algoritmo de escritura diferida? Cuando los buses del sistema están libres. Cuando se accede a una posición de la memoria principal modificada en la caché. Cuando otro procesador accede a la misma dirección.
24) ¿Cuál es el principal inconveniente de la conexión paralelo de las memorias caché? La penalización en tiempo en caso de fallo. La alta ocupación del bus La imposibilidad de desconectarla.
25) ¿Cómo se calcula el tiempo medio de acceso a memoria en un sistema con caché? t = a x tc + (1 + a x (tc + tp)) t = a x tc + (1 + a x (tc – tp)) t = a x tc + (1 - a) x (tc + tp).
26) ¿Cuántas líneas físicas utiliza el P54C para determinar el bus de direcciones? 32 37 39.
27) ¿Cuántos bits útiles para direccionamiento tiene la dirección virtual del P54C (Pentium)? 32 46 48.
28) El bit R (o RF) del registro EFLAG: Indica tarea anidad NT Continua ejecución después de fallo Pasa a modo virtual 86 (VM).
29) El bit T (o TF o bit de trazado) del registro EFLAG tiene como misión: Activar una interrupción (excepción) al finalizar la instrucción Continuar con la tarea realizada. Tipo de coprocesador.
30) ¿Que misión tiene el registro IP? Direccionar la memoria en modo real Direccionar la memoria en modo virtual protegido Direccionar la memoria en paginación.
31) ¿Cuál de estos no son registros? EDS EBP EDI.
32) ¿Qué utilidad tiene “DF” del registro EFLAGS? Especifica la dirección de exploración de los segmentos Especifica si hay una tarea anidada Señala el acarreo auxiliar.
33) En el registro EFLAGS del Pentium el bit AC Es el de chequeo de alineamiento. Establece la dirección de exploración de las cadenas de caracteres. Es el acarreo auxiliar del 4º bit. Es el bit de reanudación.
34) El señalizador AC del registro de estado EFLAGS del Pentium indica Dirección de la exploración de cadenas de caracteres. Comprobación de paridad. Acarreo intermedio. Chequeo de alineamiento.
35) El bit VIF del registro EFLAGS del Pentium sirve para Para validar el paso a memoria virtual. Para prohibir las interrupciones mascarables en modo virtual. Para indicar interrupciones en modo virtual. Es el flag de verificación de alineamiento.
36) Si quiero que el Pentium me avise cuando accede a datos sin alinear, ¿sobre qué registros tendré que actuar? CR0 CR4 EFLAGS.
37) El modelo plano consiste en: Asignar la misma base y límite para todos los registros → para eliminar la segmentación. (puede activar la paginación). Igualar la dirección límite y la dirección física. Crear todos los segmentos con los mismos derechos.
38) La dirección base de un segmento de código en modo real se calcula como: C5 x 4 + EIP C5 x 16 + EIP C5 x 16 + IP.
39) ¿Cuantos segmentos puede tener como máximo el Pentium? 6k 8k 16k.
40) Cual de estos campos no aparece en el descriptor de segmento: Tipo DPL Selector.
41) Si la granularidad del descriptor de un segmento es de tipo byte ¿Cual será el tamaño requerido de ese segmento? 64 kb 1 Mb 4 Gb.
42) ¿Cuantas tablas LDT pueden estar activas simultáneamente? Depende de la tarea. Depende del criterio de la GDT. Solo 1.
43) El tamaño máximo de un segmento en la memoria principal trabajando el Pentium en modo protegido es … 1 Mb 4 Mb 1 Gb 4 Gb.
44) ¿Cuál será la dirección física de inicio de una instrucción NMI, trabajando un Pentium en modo real, si el vector correspondiente posee los valores IP: 830C y CS: A45B (todos los valores hexadecimales)? 12767 AC8BC A830C 8D51B.
45) Un descriptor de un segmento de GDT que tiene todos los bits de los atributos a cero … Referencia a un segmento de datos de expansión decreciente (pila). Referencia a un segmento de datos normal. Referencia a un segmento de código no leible. Referencia a un segmento del sistema.
46) ¿Cuál de estos bits no está en el campo tipo de los descriptores del segmento? C – Ajustable A – Accedido ED – Expandible hacia abajo.
47 ¿Cuál será el espacio virtual del Pentium en modo real (número máximo de segmentos)? 1 Mbytes 4096 Mbytes 64 Tbytes.
48) ¿Qué valor tendría el bit de granularidad en los descriptores de segmento cuando usamos el modelo plano? 1 0 Indiferente.
49) ¿Cuántos segmentos puede contener como máximo en la memoria el Pentium trabajando en modo real? 8192 15625 65536.
50) ¿Cuál de las siguientes tablas se presenta en el Pentium como un segmento? GDT IDT LDT TD.
51) ¿Si un segmento es ajustable se le puede escribir? Sí No Depende de sus derechos de acceso.
52) Para poner en marcha el mecanismo de paginación en el Pentium hay que poner a 1 un bit que se halla ubicado en el registro... CR0 CR3 CR4 EFLAGS.
53) Los registros TR6 y TR7 se utilizan para: Configuración de los registros de depuración → DR6 y DR7. Manipulación de TLB. Es donde se dice si se va a cargar o se va a leer. Manejo de la caché L1.
54) En una escritura con 3 tareas cuantas tablas directorio tarea necesita si todas las tareas trabajan en paginación? 1 tabla. 3 tablas. Depende de la tabla de paginas.
55) ¿Qué tamaño tiene el bus de direcciones de E/S? 16 bits 32 bits 64 bits.
56) La TLB es una memoria caché... Asociativa de 2 vías y 8 entradas para cada vía. Asociativa de 4 vías y 8 entradas para cada vía. Asociativa de 2 vías y 32 entradas para cada vía.
57) ¿Cuál de las siguientes direcciones hexadecimales puede corresponder al inicio o base de una página de 4B del Pentium en la memoria principal? FFFF F800 FFFF 0008 FFFF 8000 FFFF 0004.
58) El bit que sirve para determinar el tamaño de una página en el Pentium está ubicado en el registro... CR4 CR0 TR6 EFLAGS.
59) En el Pentium la TLB que traduce las direcciones lineales a físicas en la paginación, tiene un “total” de entradas para instrucciones y para datos de: 32 entradas, hay dos TLBs (datos e instrucciones), teniendo cada una 32 entradas. 64 entradas. 8k entradas. 16k entradas.
60. Cuándo se intercambia una página entre el disco duro y la memoria principal el SO debe modificar... La tabla de páginas. La tabla de páginas y la tabla de directorio. La tabla de páginas y la GDT o LDT.
61. En la entrada de la TLB la dirección lineal se descompone en … 21, 7, 4 17, 3, 12 12, 8, 12.
62. ¿Cuál de estas direcciones lineales ocuparía la misma posición de la TLB (en alguna de las vías) que la dirección “4FA5B29C”? C962F367 23D59A56 66B134A0.
63. ¿En donde se especifica la protección de lectura de una página? En el registro EFLAGS. En la tabla de páginas. No se puede proteger la lectura de una página.
64. ¿Cuántas vías posee la TLB? 2 4 8.
65. ¿Cuántas referencias caben en la tabla TLB de datos del Pentium? 32 64 256.
66. ¿Cuantas páginas puede tener como máximo un segmento de dato? 1k página. 4k página. 1M página. (2020 paginas).
67. Para que los Pentium puedan trabajar con páginas de 4 MB de tamaño hay que activar un bit que se ubica en el registro... CR0 CR4 Registro de estado Hay que poner a tierra la patita PCD.
68. Desde una de las entradas del directorio de páginas, ¿a cuántas palabras de 32 bits es posible acceder en la memoria principal? 1k 4k 1M.
69. ¿Cuántas palabras de 32 bits (L W) es posible acceder como máximo desde una entrada de la tabla directorio? 1.000 4.000 1.000.000.
70. ¿Cuál de estas direcciones lineales ocuparía la misma posición de la TLB (en alguna de las vías) que la dirección “4FA5B29C”? C962F367 66B134A0 23D59A56.
71. ¿Qué es la arquitectura segmentada? Es una arquitectura en la que la unidad el proceso se divide en etapas. Es una arquitectura en la que existen varias unidades de proceso. Es una arquitectura que tiene memoria segmentada.
72. De las cinco etapas básicas de un procesador, ¿cuál accede a memoria? Decodificación Búsqueda de instrucción. Ejecución.
73. Las memorias caché pertenecen al grupo de las memorias… SRAM DRAM Dinámicas.
74. ¿Qué son las memorias CAM? Son memorias de disco. Son memorias flash. Son memorias de acceso por contenido.
75. ¿Qué tamaño tiene como máximo un segmento de datos en modo real? 64 Kbytes 1 Mbytes 4 Gbytes.
76. ¿Qué tipo de organización de la memoria caché tiene un coste superior? Totalmente asociativa. Asociativa de una vía. Asociativa de N vías.
77. ¿Siempre que aumenta el tamaño de la caché aumenta la tasa de aciertos? Si No Según qué casos.
78. Si usando el protocolo MESI tengo un dato con estado inicial inválido y hago una escritura, ¿cuál será el estado final y la acción a realizar? Inválido y escritura inmediata a memoria principal. Exclusivo y actualización de la caché. Simultánea y escritura inmediata a memoria principal.
79. El protocolo MESI se utiliza para sistemas... Procesadores segmentados. Monoprocesadores. Multiprocesadores.
80. ¿Cuántas etapas de ejecución tiene la unidad de coma flotante? 3 4 5.
81. ¿En qué registro se activa la segmentación? CR4 EFLAG No existe ningún bit para activar la segmentación.
82. ¿Qué tamaño tiene el registro BP? 8 16 32.
83. ¿A qué niveles de la segmentación corresponde el nivel supervisor de la paginación? 0 0,1 0,1,2.
84. Si tenemos un segmento C11, ¿se puede hacer una transferencia a un segmento C12 a través de una puerta de llamada PLL de nivel de privilegio 3 de la tarea 1? Sí. No. Depende de los derechos de acceso.
85. ¿Cuántas entradas por vía tiene la TLB? 8 32 64.
86. ¿Cuál de estas instrucciones es protegida? IN POPF RET.
87. ¿De que tipo son las instrucciones que modifica el campo IOPL? Privilegiado. Protegido. Normales.
88. “OUT” es una instrucción de tipo... Privilegiado. Protegido. Normal.
89. ¿Que instrucción depende del campo IOPL para poder ejecutarse? POPF CLTS SEI.
90. ¿Cuál de estas instrucciones es privilegiada? CLI INS RET.
91. ¿Cuál de las siguientes es una instrucción protegida? CLC HLT CLI.
92. ¿Qué utilidad tiene el campo IOPL? Sirve para definir a partir de que privilegio se pueden ejecutar instrucciones protegidas. Sirve para definir a partir de que privilegio se pueden ejecutar instrucciones privilegiadas. Sirve para definir a partir de que privilegio se pueden ejecutar interrupciones.
93. ¿Qué registro contiene la dirección lineal a los fallos de paginación? CR1 CR2 CR3.
94. ¿Cuál de estos registros contiene un selector? IDTR LDTR GDTR.
95. ¿Donde se ubica el nivel de privilegio del segmento peticionario? En los bits de segmento pero del registro... En el descriptor del segmento. En la TSS.
96. ¿Cuántos bits tiene el registro IDTR? 16 32 48.
97. El bit VME para Extensión del modo virtual está contenido en el registro... CR0 CR3 EFLAGS CR4.
98. El registro LDTR que apunta a la base de la LDT consta de: 16 bits 32 bits 48 bits 64 bits.
99. Las patitas PCD y PWT del pentium reflejan el valor de unos bits ubicados en el registro: CR0 CR2 CR3 CR4.
100. Los registros de prueba de la TLB que permite leer y escribir las posiciones de las TLB del Pentium son... TR6 y TR7 CR3 y CR4 DR0-DR7.
101. ¿Cuál de las funciones que se indican están controladas por alguno de los bits de CR0? Tarea en depuración. Modo virtual. Habilitación de las interrupciones. Protección de escritura en paginación.
102. El bit “OP” del registro TR6 sirve para: Diferenciar lectura de escritura. Indicar que línea de caché ha sido escrita. Un segmento ajustable.
103. ¿Qué tipo de puerta tiene el campo WC? Puertas de tarea. Puertas de interrupción. Puertas de llamada.
104. Si un segmento no es expandible hacia abajo y se desborda por introducir más datos de los que caben, ¿Qué deberemos de modificar para solucionarlo? La base El límite Solo los derechos de acceso.
105. El nivel de privilegio EPL se corresponde con el máximo numérico: CPL y DPL DPL y RPL CPL y RPL.
106. ¿Que podemos utilizar para evitar el escenario del caballo de Troya? Utilizar instrucciones ajustables. Utilizar segmentos ajustables. No utilizar pilas en los saltos a niveles de privilegios superiores.
107. El campo tipo de los atributos de un descriptor de una Puerta de llamada tiene... 4 bits 5 bits 6 bits .
108. Si desde un segmento de código con PL=3 se salta a una subrutina con PL=1 a través de una Puerta de Llamada con PL=2. El valor del EPL es... 3 2 1.
109. Una rutina del SO está situada en un segmento de código del Área Global con PL=0. A dicha rutina se tiene acceso a través de una Puerta de Llamada PLL12 de la Tarea 1 con PL=2. Si la tarea en curso es la Tarea 1, se puede acceder a dicha rutina? Desde un segmento de código del Área Global con PL=3. Desde un segmento de código de la Tarea 1 con PL=3. Desde un segmento de código de la Tarea 1 con PL=1.
110. Al ejecutar una instrucción ARPL se puede modificar el valor: Del bit C del descriptor del segmento. Del registro CR3. Del flag Z.
111. Si se dispone de una Puerta de Llamada PLL22 en la Tarea 2 con un nivel de privilegio PL=2 que permite acceder a una rutina situada en el PL=0 del Área Global, a dicha rutina se podrá acceder por medio de dicha Puerta de Llamada Desde un segmento de código situado en la Tarea 3 con PL=1. Desde un segmento de datos situado en la Tarea 2 con PL=2. Desde un segmento de código situado en la Tarea 2 con PL=1.
112. En un descriptor de una puerta de llamada se destinan a definir el límite: 64 bits Ningún bit 20 bits.
113. Los segmentos de código que pueden utilizar una puerta de llamada PL=1 tienen acceso a otros segmentos de código … Con PL=0,1,2 y 3 Con PL=0 y 1 Con PL=0.
114. ¿En que caso no puedo emplear segmentos ajustables? Cuando el segmento utiliza instrucciones privilegiadas. Cuando utilizo la instrucción ARPL Siempre se puede.
115. ¿Qué índica el RPL? El privilegio del segmento que estoy ejecutando. El privilegio del segmento al que quiero acceder. El privilegio del segmento que cargó el sector de segmento que estoy ejecutando.
116. ¿Cuántos parámetros puedo pasar como máximo a través de la pila mediante una puerta de llamada? 5 32 64.
117. ¿Dónde se ubica el nivel de privilegio de segmento del peticionario? En los bits de menos peso del registro segmento. En el descriptor de segmento. En la TSS.
118. Si un segmento de código tiene PL=1 se puede acceder a él usando una puerta de llamada desde otros segmentos de código de la misma tarea que tengan los PL que se indica. 0 y 1 1 y 2 2 y 3.
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