Test arquitectura
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Título del Test: Test arquitectura Descripción: kjflsfgfhsdg jlgkjalgj |
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La frecuencia de reloj no influye en el tiempo de CPU. V. F. En los multicomputadores no es necesario el uso de monitores ni otros mecanismos de sincronización, ya que el paso de mensajeslo hace por sí mismo. V. F. En el encaminamiento en MIMD, Starvation (muerte por inanición) se produce cuando un paquete solicita un recurso y nunca se lo dan. V. F. La técnica de reordenado de código requiere sofware adicional, igual que el adelantamiento. V. F. En los procesadores superescales los datos se pasan por caminos de bypass. V. F. La longitud de palabra es la cantidad de información que podemos leer en un ciclo de reloj. V. F. Los MFLOPS representa la medida de rendimiento de Millones de operaciones con enteros por segundo. V. F. El desarrollo de compiladores para los niveles superiores depende de la arquitectura concreta de los elementos hardware del computador. V. F. La localidad es un factor determinante para la mejora de prestaciones de las arquitecturas de computadores. V. F. La segmentación incrementa el rendimiento aumentando la productividad, en lugar de reducir el tiempo de ejecución de cada instrucción individual. V. F. Las instrucciones abortadas en un procesador segmentado son debidos a los riesgos de control. V. F. En Predicción Fija ‘Siempre NO Tomado’, se guarda el estado de procesamiento actual (PC) y se empieza la ejecución a partir de la dirección de salto. V. F. El Nivel de Especulación indica hasta qué etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. F. V. En VLIW, un bloque básico es un trozo de código al que se accede mediante una instrucción de salto a la primera instrucción del bloque y en el que pueden existir instrucciones de salto en él. F. V. El número de ciclos por instrucción influye directamente en el tiempo de CPU de un programa. F. V. Un riesgo estructural se produce cuando una instrucción no ha terminado de calcular un dato que otra instrucción posterior necesita. F. V. En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones producen detención por riesgo de datos LW R1,45 ( R2 ) ; ADD R5,R6,R7; SUB R8,R1,R7; OR R9,R6,R7. V. F. La captación introduce las instrucciones en una estructura de datos llamada ventana de instrucciones. F. V. En la predicción dinámica implícita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión. V. F. El buffer de renombrado de tipo asociativo permite varias escrituras pendientes sobre el mismo registro. V. F. El salto retardado es una técnica útil en los procesadores superescalares. F. V. En VLIW, la decisión sobre qué operaciones se pueden ejecutar de forma paralela recae directamente en el compilador. V. F. Los multiprocesadores de tipo UMA tienen un tiempo acceso a memoria unificado. V. F. En computadores con paralelismo externo, paralelos trabajando en la ejecución de un mismo programa. V. F. El nivel digital de un computador, dentro de los 7, se encuentra dentro de la capa arquitectura. F. V. El paralelismo a nivel de procedimiento se puede explotar a nivel de sistema operativo y de arquitectura. V. F. Los modos de direccionamiento pueden reducir significativamente el numero de instrucciones de un programa. V. F. En un cauce lineal no existen latencias prohibida. V. F. LDR es el registro intermedio donde se almacena el dato leído de memoria en una carga en la etapa wb. V. F. En los puntos de chequeo en la gestion de interrupciones, se almacena el estado de la máquina en determinadas etapas del cauce que reciben el nombre de Puntos de Chequeo y que permiten recuperar el estado en caso de excepción, etc. V. F. En el ROB el valor del bit flush indica que la instrucción puede actualizar los registros. V. F. En el rob, siempre que el bit de último sea 1, el bit de válido será 1. F. V. Grado de especulación representa hasta que etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. V. F. En la velocidad de la máquina influye el tiempo de acceso a memoria. V. F. Dentro del concepto de arquitectura de un computador no se los procedimientos cuantitavos y cualitativos para la evaluación de los computadores. V. F. El paralelismo a nivel de programa se puede explotar a nivel de arquitectura. F. V. Las instrucciones de tipo aritmético-lógicas acceden a memoria. V. F. Un riesgo estructural se produce cuando una instrucción no ha terminado de calcular un dato que otra instrucción posterior necesita. V. F. Una interrupción precisa permite garantizar que, después de una interrupción no catastrófica el proceso interrumpido continúe correctamente. V. F. En un procesador superescalar, el orden de captación y decodificación es inalterable. V. F. En predicción dinámica implicita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión. V. F. |