Arquitectura

La cuantía de la mejora de cualquier sistema debido a un componente más rápido depende del tiempo que éste se utilice. Verdadero. Falso.

El número de ciclos de un programa, será igual al número de instrucciones procesadas por el número de ciclos que tarda en procesarse cada tipo de instrucción. Verdadero. Falso.

Los multicomputadores pertenecen, según la taxonomía de Flynn, a la clasificación SISD. Verdadero. Falso.

Un procesador SIMD puede paralelizar el procesamiento de una operaciones sobre diferentes datos. V. F.

Un procesador SISD puede paralelizar el procesamiento de varias instrucciones. V. F.

El paralelismo a nivel de bucle puede explotarse a traves del sistema operativo y de la arquitectura del computador. V. F.

El paralelismo a nivel de programa puede explotarse a través de la arquitectura del computador. V. F.

El paralelismo a nivel de procedimiento puede explotarse a traves del sistema operativo. V. F.

El paralelismo a nivel de instrucción puede explotarse a traves del sistema operativo. V. F.

En un procesador secuencial una instrucción de operaciones lógicas entre registros pasa por las siguientes etapas: IF - ID - EX – WB. V. F.

En un procesador secuencial una instrucción de carga pasa por las siguientes etapas: IF - ID - EX – MEM. V. F.

Los procedimientos cuantitativos y cualitativos para la evaluación de los sistemas es uno de los aspectos que pertenece al área de Arquitectura de Computadores. V. F.

La taxonomía de Flynn se basa en el número de flujos de instrucción y el número de flujos de datos. V. F.

Los MFLOPS son independientes del programa y de la máquina donde se esté ejecutando el programa. V. F.

El tiempo de ejecución es inversamente propocional a los MIPS. V. F.

El tiempo de ejecución de CPU es igual al nº instrucciones * Ciclos Por Instrucción * frecuencia de reloj. V. F.

Los procesadores vectoriales pertenecen, según la taxonomía de Flynn, a la clasificación SIMD. V. F.

Los CPI medios vienen determinados por el número de ciclos entre la emisión de una instrucción y la emisión de la siguiente instrucción (CPE) así como del número de instrucciones que pueden emitirse por ciclo (IPE). V. F.

En un procesador secuencial una instrucción de salto pasa por las siguientes etapas: IF - ID - EX – MEM. V. F.

Una segmentación con mayor número de etapas disminuye el rendimiento. V. F.

En interrupciones precisas, las excepciones no se atienden cuando se producen sino cuando la instrucción llega a una etapa determinada. V. F.

La petición de dispositivo de E/S es una interrupción de una fuente externa. V. F.

Una excepción interna esta generada internamente por una instrucción o por alguna condición inusual asociada a la ejecución de instrucciones. V. F.

Cuando se produce una interrupción precisa, las instrucciones posteriores al valor indicado por el PC almacenado no se ejecutan y no han cambiado el estado del procesador. V. F.

Una interrupción imprecisa permite garantizar que, después de una interrupción no catastrófica,el proceso interrumpido continúe correctamente. V. F.

- Una colisión es una situación en la que datos de dos inicializaciones distintas tratan de acceder a la misma etapa. V. F.

Una latencia prohibida en una unidad funcional es el retardo con respecto a ese instante en el que no se puede introducir una nueva operación en el cauce porque darían lugar a colisión. V. F.

En la segmentación no lineal de una unidad funcional, todas las etapas de la unidad se ejecutan en orden secuencial. V. F.

El desenrrollado de bucles es una técnica para reducir el número de ciclos perdidos por riesgos de control. V. F.

En el salto retardado siempre se ejecuta la instrucción siguiente después del salto, dicha instrucción es válida y útil. V. F.

El siguiente juego de instrucciones supera la detención a través de lecturas y escrituras en mitades de ciclo diferentes: LW R1,4 5 ( R2 ); ADD R5,R6,R7. V. F.

El siguiente juego de instrucciones supera la detención a través de adelantamiento: LW R1,4 5 ( R2 ); ADD R5,R6,R7; SUB R8,R1,R7. V. F.

El siguiente juego de instrucciones supera la detención a través de adelantamiento: LW R1,4 5 ( R2 ); ADD R5,R6,R7; SUB R8,R1,R7. V. F.

- El siguiente juego de instrucciones genera detención debida un riesgo estructural: LW R1, 45 ( R2 ); ADD R5,R6,R7; SUB R8,R6,R7. V. F.

El riesgo de datos WAR (escritura antes de lectura) ocurre cuando las lecturas se hacen antes (ID) que las escrituras (WB). V. F.

Un riesgo es una situación en la segmentación en la que la siguiente instrucción no se puede ejecutar en el siguiente ciclo. V. F.

La segmentación reduce el tiempo de ejecución de cada instrucción individual. V. F.

- En el procesador segmentado DLX, las instrucciones de carga pueden pasar por camino de bypass el operando al final de la etapa EX. V. F.

En el procesador segmentado DLX, las instrucciones de salto pueden recibir el operando por camino de bypass al inicio de la etapa EX. V. F.

Para incrementar el tamaño de los bloques básicos en VLIW, se utilizan las técnicas de desenrollado de bucles y segmentación software. V. F.

La segmentación software consiste, a grandes rasgos, en operar con instrucciones de diferentes iteraciones dentro de un bucle. V. F.

Las instrucciones con predicado se utilizan para evitar los riesgos de control y de datos. V. F.

Cuando una instrucción especulativa genera una excepción, se utilizan los bits de veneno para marcar la posición del contador de programa con vistas a resetear la ejecución. V. F.

La captación introduce las instrucciones en una estructura de datos llamada ventana de instrucciones. V. F.

Los procesadores VLIW manejan el paralelismo en la ejecución a nivel dinámico. V. F.

En la predecodificación se añaden unos bits a cada instrucción. V. F.

En una arquitectura VLIW, el hardware controla de forma explícita la ejecución paralela de las instrucciones. V. F.

- La etapa de emisión se encarga de ver qué instrucciones están preparadas para la ejecución y las envía a las unidades funcionales. V. F.

- Los procesadores superescalares y los VLIW comparten en su arquitectura el poseer varias unidades funcionales. V. F.

Los bits de validez indican si el contenido de un registro es el más reciente. V. F.

Los procesadores superescalares pueden ejecutar varias operaciones simultáneamente en las unidades funcionales, mientras que los VLIW no. V. F.

- El buffer de renombrado de tipo asociativo permite varias escrituras pendientes sobre el mismo registro. V. F.

La consistencia del procesador está relacionada con el orden en el que se completan las instrucciones. V. F.

La predicción basada en el desplazamiento del salto es un tipo de predicción verdadera dinámica. V. F.

Una instrucción VLIW se divide en varios “slots”, cada uno asignado a una operación diferente. V. F.

En la predicción dinámica implícita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión. V. F.

El grado de especulación determina hasta qué etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. V. F.

Cuando el bit flush posee el valor 1 se indica que la instrucción no puede actualizar los registros. V. F.

- Al realizar la compresión de los bloques básicos en planificación estática, es posible que debamos añadir las llamadas “instrucciones de compensación” para mantener la coherencia. V. F.

El tiempo de latencia de inicio en una ejecución vectorial depende del número de etapas de la unidad funcional. V. F.

Para incrementar el tiempo por componente (TPC) hay que utilizar de forma eficiente el acceso a memoria mediante entrelazado. V. F.

- En las instrucciones vectoriales primitivas (MMX) solo se utilizaban datos en coma flotante. V. F.

Las aplicaciones que mejor aprovechan el cálculo SIMD son las multimedia, criptográficas, etc. V. F.

Una de las ventajas de los procesadores vectoriales es evitar los riesgos de datos en la sustitución de bucles por una única instrucción o subconjunto de instrucciones. V. F.

Los procesadores vectoriales sustituyen los registros estándar escalares por un nuevo conjunto de registros vectoriales. V. F.

Las unidades funcionales en los procesadores vectoriales están totalmente segmentadas. V. F.

Existen dos tipos de arquitecturas vectoriales: vectorial con registros, y vectorial memoria-memoria. V. F.

- El algoritmo de encaminamiento progresivo más simple consiste en reducir una dimensión a cero antes de considerar la siguiente dimensión. V. F.

Los Multiprocesadores son Redes estáticas o directas. V. F.

Una de las desventajas de los multicomputadores es que son complejos de escalar. V. F.

La comunicación en multicomputadores se realiza por paso de mensajes. V. F.

Los multiprocesadores de tipo UMA tienen un tiempo acceso a memoria unificado. V. F.

En un multiprocesador existe una unidad de control central. V. F.

Una incoherencia en el sistema de memoria se da cuándo las copias de los datos de una misma dirección no tienen el mismo contenido. V. F.

La propiedad de conectividad hace referencia a la capacidad de encontrar caminos alternativos entre un origen y un destino debido a la presencia de alteraciones en la red. V. F.

El bloqueo livelock consiste en que un paquete da vueltas por la red eternamente. V. F.

El bloque starvation se produce cuando un paquete solicita un recurso y nunca se lo dan. V. F.

El acceso concurrente a memoria tipo C, accede a todos los módulos en el mismo ciclo, y una vez listos los datos, los va extrayendo ciclo a ciclo consecutivamente. V. F.

En el entrelazado de orden superior, los bits más significativos indican la posición del dato dentro del módulo. V. F.

En la velocidad de la máquina influye el tiempo de acceso a memoria. V. F.

Dentro del concepto de arquitectura de un computador no se incluye los procedimientos cuantitativos y cualitativos para la evaluación de las computadoras. V. F.

El paralelismo a nivel de programa se puede explotar a nivel de arquitectura. V. F.

Las instrucciones de tipo aritmético-lógicas acceden a memoria. V. F.

Un riesgo estructural se produce cuando una instrucción no ha terminado de calcular un dato que otra instrucción posterior necesita. V. F.

En un procesador segmentado DLX, las siguientes instrucciones no producen detección si existen caminos de bypass: Lw R1,45(R2); add R5,R6,R7; sub R8,R1,R7 or R9,R6,R7. V. F.

Una interrupción precisa permite garantizar que, después de una interrupción no catastrófica, el proceso interrumpido continúe correctamente. V. F.

En un procesador superescalar el orden de captación y decodificación es inalterable. V. F.

En un buffer de renombrado ROB, cuando el bit de valor válido está a 1, el bit de último también se encuentra a 1. V. F.

En predicción dinámica implícita se almacena la dirección de la insrucción que se ejecutó después de la instrucción de salto en cuestión. V. F.

- En una máquina vectorial con registros, salvo la carga y el almacenamiento, el resto de operaciones se realizan con registros. V. F.

En una máquina vectorial, si los bits que indican el módulo son los menos significativos, se habla de entrelazado de orden inferior. V. F.