Arquitectura de Computadores

El término arquitectura de computadores: Describe los atributos del computador visibles para el programador. Describe la interconexión interna de los elementos del microprocesador. Describe el diseño lógico y la implementación física del microprocesador. Describe la implementación física del microprocesador.

Indique cuál de las siguientes respuestas no fue un efecto de la aparición de los procesadores RISC. Mejora de la capacidad disponible. Mejora del ratio coste/rendimiento. El dominio del paralelismo a nivel de hilo. Dominio de computadores basados en microprocesador.

La Ley de Moore dejó de cumplirse a partir de 2005. Verdadero. Falso.

El paralelismo a nivel de peticiones (RLP): Explota el paralelismo en tareas altamente desacopladas. Explota el paralelismo de datos aplicando una instrucción a varios datos en paralelo. Explota el paralelismo de datos o tareas en hardware altamente acoplado, permitiendo interacción entre hilos. Explota el paralelismo de datos con ayuda del compilador.

Un Warehouse-Scale Computer (WSC) se clasifica como. MIMD. SISD. MISD. SIMD.

Indique cuál de los siguientes modelos no requiere necesariamente la reestructuración de los programas. DLP: Data Level Parallelism. ILP: Instruction Level Parallelism. TLP: Thread Level Parallelism. RLP: Request Level Parallelism.

Un clúster de computadores se clasifica como. MISD. SIMD. MIMD. SISD.

Un procesador de un único núcleo sin instrucciones vectoriales se clasifica como: SISD. MISD. MIMD. SIMD.

Un computador MIMD. Es menos flexible que SIMD. Puede mantener todos los datos en un único espacio de direcciones de memoria. Es más barato de SIMD. Es más caro que SIMD.

La ISA de x86. Requiere que todos los accesos estén alineados. Utilizas bifurcaciones sobre valores de registros. Utiliza instrucciones de longitud variable. Es del tipo load/store.

En un procesador MIPS con un pipeline de cinco etapas, la actualización del contador de programa se realiza en la etapa de: Ejecución. Captación. Decodificación. Memoria.

En el caso de una predicción de salto a tomado: El compilador no puede hacer nada. La predicción se resuelve en tiempo de ejecución. El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario. El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario.

En el caso de una predicción de salto a no-tomado: La predicción se resuelve en tiempo de ejecución. El compilador no puede hacer nada. El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario. El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario.

Se denomina bloque básico a: Una secuencia de instrucciones que no incluye operaciones load/store. Una secuencia de instrucciones en la que todos los saltos son incondicionales. Una secuencia de instrucciones sin saltos. Una bloque de código que se puede invocar desde varios puntos del programa.

Un predictor de saltos por turnos: Alterna entre los estados tomado y no-tomado. Combina dos predictores locales. Combina dos predictores globales. Combina un predictor local y un predictor global.

La ejecución especulativa de instrucciones: Es una técnica de predicción de instrucciones. Es una técnica de planificación estática. Predice el código de operación de la siguiente instrucción antes de captarla. Requiere predicción dinámica y planificación dinámica.

En un procesador VLIW (Very Large Instruction Word): Es muy complejo para el compilador encontrar paralelismo. La compatibilidad binaria no plantea problemas. Genera código ejecutable más compacto. La detección de riesgos se hace por hardware.

Cuál de los siguientes no es un factor limitante del paralelismo a nivel de instrucción: Incremento del tamaño del código. Decremento de la ganancia cuando crece el grado de desenrrollamiento. Mayor tasa de fallos de caché en acceso a datos. Falta de disponibilidad de registros.

El benchmark SPECWeb es. Está compuesto por SPECrate y SPECspeed. Un benchmark para servidores. Un benchmark para desktop. Un benchmark para empotrados.

El benchmark Dhrystone es: Forma parte de SPEC. Un benchmark para empotrados. Un benchmark para servidores. Un benchmark para desktop.

¿Cuál no es una técnica de eficiencia energética en procesadores?. Overclocking automático. Uso de memorias caché multinivel. Desactivación del reloj de unidades inactivas. Escalado dinámico de voltaje y frecuencia.

La carga capacitiva. Depende del número de transistores conectados a una entrada. Depende del número de transistores conectados a una salida. Depende del voltaje. Depende de la frecuencia de conmutación.

En los últimos años, el ancho de banda de la memoria. Ha mejorado menos que la latencia. Ha mejorado mucho más que la latencia.

Para determinar si una determinada dirección de memoria se encuentra en una línea de memoria caché: Se compara la dirección de memoria con la dirección de la línea de caché. Se comparan sus bits de desplazamiento con los de la línea de caché. Se comparan sus bits de índice con los de la línea de caché. Se comparan sus bits de etiqueta con los de la línea de caché.

La tasa de aciertos se calcula: Dividiendo el número de fallos por el número de aciertos. Dividiendo el número de aciertos por la suma de aciertos y fallos. Dividiendo la suma de aciertos y fallos por el número de aciertos. Dividiendo el número de aciertos por el número de fallos.

La política de ubicación más flexible es: Correspondencia totalmente asociativa. Correspondencia asociativa por conjuntos. Correspondencia directa.

Al incrementar el tamaño de la caché: Se incrementa la tasa de fallos. Se incrementa el consumo de energía. No se incrementa el coste. Se reduce el tiempo de acierto.

Al incrementar el nivel de asociatividad de la memoria caché: Se incrementas los fallos por conflicto. Se incrementa el tiempo de búsqueda. Se alejan los resultados de los de una caché totalmente asociativa. Se incrementa la tasa de fallos.

Con el acceso segmentado a la caché: Se divide la caché en varios segmentos y se accede a uno de ellos. Se reduce la latencia de la memoria caché. No se puede iniciar un acceso a la caché hasta que el anterior haya finalizado. Se divide el acceso a la caché en varias etapas.

La técnica de predicción de vía: No necesita almacenar información adicional. Se usa en cachés de correspondencia directa y correspondencia asociativa por conjuntos. Se usa solamente en cachés de correspondencia totalmente asociativa. Utiliza como dato de entrada una parte de la dirección de memoria a acceder.

En un sistema de memoria virtual, la política de remplazo de páginas: Es normalmente LRU. Es normalmente aleatoria. Es normalmente por turnos. Es normalmente FIFO.

Se denomina hipervisor: A cada una de las máquinas virtuales que se ejecutan. A la aplicación que se ejecuta dentro de una máquina virtual. Al sistema operativo que se ejecuta dentro de una máquina virtual. Al monitor de máquinas virtuales.

Un multiprocesador es: Un computador formado por procesadores altamente acoplados típicamente coordinado por un sistema operativo único. Un computador formado por procesadores altamente acoplados típicamente coordinado por varios sistemas operativos. Un computador formado por varios cores cada uno con su espacio de memoria virtual. Varios procesadores integrados en una placa que no comparten ningún elemento de entrada/salida.

Indique qué característica de las siguientes NO pertenece a un directorio centralizado: Se puede tener problemas de escalabilidad, con el número de procesadores. Es un cuello de botella. Evita multidifusión (broadcast). Distintas peticiones de coherencia van a distintos directorios.

En arquitecturas de tipo DSM se usan protocolos: De espionaje (snooping). MSI. MESI. Basados en directorio.

Las siglas SMP significan: Un procesador con memoria centralizada de acceso no uniforme. Un tipo de multiprocesador con memoria compartida distribuida. Un tipo de multiprocesador con memoria compartida centralizada. Single Mono Processor,, un procesador de un solo core.

Un sistema con consistencia secuencial: Ordena, en cada ciclo de reloj, los accesos a memoria secuencialmente según el índice asignado a cada procesador. Mantiene para cada procesador el orden de las operaciones sobre memoria emitidas por cada uno de ellos. Es el modelo de consistencia que ofrece mayor rendimiento. Solamente tiene sentido mono-procesadores.

El modelo relajado de consistencia de memoria denominado consistencia u ordenamiento débil: Asume que la reordenación de operaciones de datos entre operaciones de sincronización no afecta a la corrección del programa. En algunos casos permite reordenar las operaciones de sincronización. Obliga a que solamente una operación de datos se pueda intercalar entre dos operaciones de sincronización. Es un modelo teórico que no tiene implementación práctica.

La espera activa en la sincronización de hilos: El proceso espera un tiempo definido y si no se cumple una condición de actividad aborta la operación que quería realizar. Se realiza completamente en modo usuario. El proceso espera indefinidamente con lo que queda bloqueado siempre. Es un mecanismo de sincronización en el que el proceso se queda bloqueado en una cola activa.

Los cerrojos: No pueden implementarse para que respeten el orden de llegada. Pueden ser implementados para que respeten el orden de llegada. Sólo pueden ser implementados con espera activa. Nunca deben utilizarse porque tienen un sobrecoste muy elevado.