Arquitectura de computadores UHU

Sea una máquina A que ejecuta un programa en 5 segundos y la máquina B lo ejecuta en 10 segundos. La máquina B es el 100% más lenta que A. La máquina B es el 50% más lenta que A. La máquina B es el 100% más rápida que A. La máquina B es el 200% más lenta que A.

Sea un sistema computador al que se le aplica una mejora que supone una aceleración global de 1, se puede afirmar que: La mejora aplicada no merece la pena. La aceleración global es del 100%. La aceleración global es del 50%. La aceleración mejorada es de 2.

Sea un sistema computador que dedica el 80% del tiempo a procesamiento gráfico. Si se aplica una mejora en la tarjeta gráfica (supone 1/3 del coste total), de forma que se consigue una aceleración mejorada de 2, pero un aumento en x3 del coste de la tarjeta. La relación (Aceleración global/Coste total) = 1. La relación (Aceleración global/Coste total) = 1,66. Se consigue más aceleración global que el coste implicado. Supone más coste que aceleración conseguida.

Sea un sistema computador con Arquitectura Von Neumann, con un valor medio de CPI = 6 y frecuencia de procesamiento de 2 GHz. Dedica de media 3 ns a cada instrucción. Dedica de media 0,5 ns a cada instrucción. Dedica de media 12 ns a cada instrucción. Dedica de media 6 ns a cada instrucción.

Sea un sistema con arquitectura DLX capaz de ejecutar 20 MFLOPS y que dedica 100 ciclos por FLOP: La frecuencia del sistema es de 2 GHz. La frecuencia del sistema es de 20 GHz. La frecuencia del sistema es de 2 MHz. La frecuencia del sistema es de 100 MHz.

Considerando que la memoria caché está vacía y contiene 256 palabras/bloque, si la CPU llama a la dirección 0 de memoria, implica: Copiar de MP a Mcaché sólo la posición 0. Copiar de MP a Mcaché las 256 primeras posiciones. Borrar de MP las 256 primeras posiciones. Copiar de MCaché a MP las 256 primeras posiciones.

De los algoritmos de reemplazo utilizados en la memoria caché, el que favorece el bloque que acaba de entrar es: El algoritmo aleatorio. El algoritmo LRU. El algoritmo LFU. Ninguno penaliza el bloque que acaba de entrar.

Indica los fallos que pueden existir en cualquier función de correspondencia: Sólo fallos forzosos. Fallos forzosos y de capacidad. Sólo fallos de conflicto. Fallos forzosos y de conflicto.

En relación al tamaño de caché: Los fallos de capacidad son independientes del tamaño. Los fallos forzosos son independientes del tamaño. Los fallos de conflicto son independientes del tamaño. Ninguno de los tipos de fallos depende del tamaño.

Sea una memoria caché de 2 niveles, sabiendo que de 1000 referencias a memoria hay 30 fallos en la caché de primer nivel y 9 fallos en la de segundo nivel. ¿Cuál es la frecuencia global de fallos?. 9%. 0,9%. 30%. 3%.

Atendiendo a la arquitectura serie Von Neumann estudiada, la ejecución de la instrucción BNZ A0000h: Implica comprobar el valor del biestable S. Implica comprobar el valor del biestable Z y S. Implica comprobar el valor del biestable Z. Ninguna de las afirmaciones anteriores es correcta.

Sea un sistema con arquitectura von Neumann y sin Memoria de Control: Se trata de un diseño de UC microprogramada. No puede ejecutar instrucciones de bifurcación. Se trata de un diseño de UC microcableada. Puede tener cualquiera de los dos diseños de UC.

En relación a la definición de Memoria de Control: Almacena únicamente las primeras microinstrucciones. Almacena el valor de los biestables de estado aritmético. Almacena el firmware del sistema computador. Tiene capacidad ilimitada.

En relación a la arquitectura Von Neumann estudiada: Las señales FD y FP no pueden activarse simultáneamente. La señal E es una señal triestado. Las señales FD y L (lectura memoria) pueden estar activas en el mismo ciclo. Ninguna de las afirmaciones anteriores es correcta.

De los siguientes eventos, indica el que corresponde a una interrupción interna programada: INT 21 h. Interrupción de periférico TIMER i8255. DIV .2,.3; con R3 = 0 provocando TRAP. Corte de suministro eléctrico por batería descargada.

Sea la arquitectura DLX estudiada, la ejecución de la instrucción (de almacenamiento tamaño byte en memoria) SB 10(R2), R1 con M(10+R2) = 5 implica: Completar con el valor 5 la parte alta de R1. Almacenar en memoria el byte más significativo de R1. Completar con el valor 5 la parte baja de R1. Almacenar en memoria el byte menos significativo de R1.

En base a la arquitectura DLX estudiada, qué registro emplearías para representar el valor +∞?. El registro R0. Dos registros de coma fija (Ri-Ri+1). No es posible representar ese valor. Un registro de coma flotante de simple precisión (Fi).

Sea la secuencia de instrucciones: LW R2, 10(R4) y SW 10(R4), R6 implementada sobre la arquitectura escalar DLX estudiada: Implica detención porque supone riesgo de tipo RAR. Implica detención porque supone riesgo de tipo RAW. Implica detención porque supone riesgo de tipo WAR. No supone riesgo por dependencia de datos.

Sea la secuencia de instrucciones: ADD R1, R2, R3 y SUB R2, R3, R4 que se ejecuta en la arquitectura DLX: No puede ejecutarse en una arquitectura súper escalar. Debe ejecutarse en una arquitectura vectorial. Implica una detención por riesgo de tipo WAR. Puede ejecutarse en una arquitectura súper escalar.

Sea una arquitectura DLX con una unidad funcional no segmentada para multiplicación EXMULTF y otra para división EXDIVF sobre la que se ejecuta la secuencia de instrucciones MULTF F1, F2, F3 y DIVF F4, F5, F6: Las respectivas etapas de EX no pueden solaparse. Ambas instrucciones emplean la misma unidad funcional. Cada instrucción debe ejecutarse en un cauce diferente. Las respectivas etapas de EX pueden solaparse.

Sean la instrucción vectorial ADDV V1, V2, V3 con longitud de vector = 64 elementos, tiempo de arranque = 6 ciclos y tiempo de iniciación =1 ciclo, ¿cuántos ciclos se necesitan como mínimo para obtener el resultado completo?. 70 ciclos. 384 ciclos. 64 ciclos. 6 ciclos.

Sea un sistema con la arquitectura DLX vectorial estudiada y memoria organizada en bancos de memoria (8 bancos), si la CPU solicita la dirección 8 (y siguientes), ésta se encuentra: En el banco 1. En el banco 0. En el banco 4. En el banco 8.

Sea un vector de 64 elementos sobre el que se realiza una operación vectorial en una arquitectura con Longitud Máxima de Vector MVL = 64: El vector se opera en su totalidad sin seccionamiento. El vector se divide en 64 secciones de 1 elemento. El vector se divide en 4 secciones de 16 elementos. El vector se divide en 2 secciones de 32 elementos.

Sean las sentencias de un bucle S1: B(i) = A(i-1)*K y S2: C(i) = B(i-1) + A(i), con i = 1…64. Ninguna sentencia es vectorizable. Las dos sentencias son vectorizables. La sentencia S1 es vectorizable. La sentencia S2 es vectorizable.

Sean las sentencias de un bucle S1: B(i) = A(i)/K y S2: C(i) = A(i) + B(i-1), con i = 1…64: Existe riesgo de tipo RAW en S2 respecto a S1. Existe riesgo de tipo RAR en S2 respecto a S1. Existe riesgo de tipo WAW en S2 respecto a S1. Existe riesgo de tipo WAR en S2 respecto a S1.

Atendiendo al esquema de la arquitectura Harvard estudiada: No contiene unidad de control. Diferencia una memoria de instrucciones y otra de datos. Presenta dos unidades operativas. Presenta un único bus de datos e instrucciones.

En base a la clasificación de Flynn sobre los sistemas computadores: La arquitectura SIMD es la más sencilla. La arquitectura SISD es la más sencilla. La arquitectura MISD es la más sencilla. Ninguna de las afirmaciones anteriores es correcta.

En base a la clasificación de las arquitecturas paralelas, en un multiprocesador tipo UMA: Sólo utiliza caché como memoria. La memoria física es compartida por los procesadores. El contador de programa PC es compartido. El acceso a la memoria se hace por paso de mensajes.

Considerando una arquitectura escalar multihebra con bloqueo: Después de cada ciclo, conmuta a otra hebra. Después de cada detención, conmuta a otra hebra. Conmuta a otra hebra cuando finaliza con la anterior. Debe tener tantos cauces como hebras.

Dado un sistema tipo CRAY Titan con 712 TB de memoria y capaz de ejecutar 20 PFLOPs: Se incluye dentro de los sistemas denominado minicomputadores. Se incluye dentro de los sistemas denominados microcomputadores. Se incluye dentro de los sistemas denominados computadores de tamaño medio. Se incluye dentro de los sistemas denominados supercomputadores.

Comparando dos sistemas, uno con memoria caché partida y otro con memoria caché unificada: A) El de caché unificada necesita un controlador de caché más sencillo que el de la partida. B) El de caché partida no necesita controlador de caché. C) El de caché partida es siempre más lento. D) Ninguna de las afirmaciones anteriores es correcta.

En relación a la M. Principal y M. Caché, indique la afirmación que es cierta: A) La M. Caché contiene una copia total de la MP. B) MP y M. Caché comparten el mismo tamaño de bloque. C) La MP tiene menor tamaño que la M. Caché. D) La trasferencia de información se hace a nivel de palabra.

En relación a las técnicas de mejora de rendimiento de la memoria principal: A) La memoria principal más ancha reduce el tiempo de penalización por fallo en la M. Caché. B) El entrelazado no mejora el sistema de memoria. C) La memoria entrelazada mejora el tiempo de acceso a una única posición pero no el acceso a un bloque. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un computador sobre el que se aplica una mejora que hace que aumente su velocidad en un factor de x4 durante el 40% del tiempo: [aceleración global = 1/(fracción sin mejora + (fracción mejorada/aceleración mejorada))]. A) La aceleración global conseguida es de 1.92. B) La fracción mejorada es del 60%. C) La aceleración global conseguida es de 1.42. D) La fracción mejorada es de 2.

Sea un sistema computador con frecuencia de procesamiento de 1 GHz, si dedica 30 ns a ejecutar 6 instrucciones: A) Equivale a 1 ns por instrucción. B) Equivale a 5 CPI. C) Equivale a 180 CPI. D) Equivale a 0.5 ns por instrucción.

En relación a los MIPS, ¿qué afirmación es correcta?: A) Son independientes del repertorio de instrucciones. B) Máquinas más rápidas significan menos MIPS. C) Pueden variar entre programas en el mismo computador. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un sistema computador con rendimiento valorado en 1 MIPS, ¿cuánto tiempo dedicará a la ejecución de un programa formado por 1000 instrucciones?: A) 100 ms. B) 1 ms. C) 10 μs. D) 9 μs.

De las funciones de correspondencia de la M. Caché: A) La asociativa por conjuntos necesita una circuitería menos compleja que la directa. B) La directa requiere definir algoritmo de reemplazo. C) La totalmente asociativa necesita una circuitería más compleja que la asociativa por conjuntos. D) Las tres comparten el mismo formato de dirección.

Para localizar el bloque donde se encuentra la palabra solicitada por la CPU, la función de correspondencia asociativa por conjuntos necesita: A) Tantos elementos comparadores como bloques tiene en total. B) Tantos elementos comparadores como bloques formen el conjunto. C) Tantos elementos comparadores como conjuntos tiene. D) Un solo elemento comparador.

Sea una memoria caché de dos niveles L1 y L2, si de 200 referencias a memorias solicitadas por la CPU, el nivel L1 contiene 100 aciertos y el nivel L2 genera 40 aciertos: A) La tasa local de fallos de L1 es del 100%. B) La tasa global de fallos de L2 es del 60%. C) La tasa local de fallos de L2 es del 60%. D) La tasa global de aciertos de L2 es del 90%.

Sea la secuencia de instrucciones LOAD A, ADD B, STORE C, con A, B, C posiciones de memoria: A) En una máquina basada en banco de registros, suma dos valores y almacena el resultado. B) En un computador de tres direcciones, suma dos valores de memoria y almacena el resultado. C) En un computador basado en acumulador, Suma dos valores de la memoria y almacena el resultado. D) Ninguna de las afirmaciones anteriores es correcta.

Sea el esquema de computador basado en la arquitectura Von Neumann estudiada, para realizar una operación de escritura en memoria: A) Se necesita algunas veces definir el valor del registro de C direcciones D. B) Se necesita definir el valor del registro PC. C) Se necesita definir el valor del registro de Datos (RM) siempre. D) Se necesita definir el valor del registro SP.

Sea un computador con unidad de control microprogramada con secuenciamiento explícito, repertorio de 512 instrucciones y Memoria de Control de 2 Kpos: A) La etapa traductora ROM es de 9 pos x 11 bits. B) La etapa traductora ROM es de 512 pos x 11 bits. C) No necesita etapa traductora. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un computador con unidad de control microprogramada con secuenciamiento implícito, y Memoria de Control de 2 Kpos: A) El repertorio está formado por 2 K instrucciones. B) El firmware lo conforman 211 microinstrucciones. C) El firmware lo conforman 11 microinstrucciones. D) Faltan datos para conocer el nº de microinstrucciones.

Sea un sistema con arquitectura von Neumann, indica la/s instrucción/es que implica/n acceso de lectura en pila: A) CALL y BZ. B) La instrucción RETI. C) ADD .2, .4 con trap por desbordamiento. D) RET y CALL.

Comparando las arquitecturas de un procesador segmentado y uno superescalar: A) Ambas son arquitecturas serie. B) El procesador segmentado alcanza un nivel de paralelismo superior. C) Ambas son arquitecturas segmentadas. D) El procesador superescalar es siempre menos eficiente que el segmentado.

Sea la instrucción LF F0, 10(R1) ejecutada en una arquitectura DLX: A) La fase de ejecución requiere de una unidad funcional de tipo flotante. B) No puede ejecutarse porque R1 debe ser de tipo float. C) La fase de ejecución pasa por la unidad funcional de enteros. D) No puede ejecutarse porque F0 = 0.

Sea la arquitectura DLX estudiada con unidades funcionales de tipo float multiciclo: A) Puede presentar riesgos de tipo RAR. B) Únicamente puede presentar riesgos de tipo RAW. C) No puede ejecutar una fase WB una instrucción, antes que otra anterior en la secuencia. D) Puede presentar riesgos de tipo WAW.

Sea la secuencia de instrucciones: LW R1, 10(R2) SW 20(R3), R1. A) Se beneficia si existe adelantamiento ALU-MEM. B) Se beneficia si existe adelantamiento ALU-ALU. C) Se beneficia si existe adelantamiento MEM-MEM. D) Se beneficia si existe adelantamiento MEM-ALU.

Para implementar la operación vectorial F0*V1, siendo F0 un registro tipo float y V1 un vector de 64 elementos: A) No se puede multiplicar registros float por un registro vectorial. B) Se debe emplear la instrucción MULTV y repetirla en un bucle un total de 64 veces en la arquitectura DLXV. C) Se emplearía la instrucción vectorial MULTV de la arquitectura DLX escalar. D) Se emplearía la instrucción vectorial MULTV de la arquitectura DLXV.

Sea X un vector de 130 elementos sobre el que se realiza una operación vectorial en una arquitectura DLXV con longitud máxima de vector MVL = 64: A) El vector se divide en 3 secciones de 64 elementos y una C última de 2. B) El vector se opera en su totalidad sin seccionamiento. C) El vector se divide en 3 secciones. D) El vector se divide en 2 secciones.

Sea el conjunto de instrucciones: MULTF F2, F0, F1 DIVF F3, F0, F1 ejecutadas sobre una arquitectura DLX con una unidad funcional de Multiplicación/División flotante de 5 ciclos segmentada: A) Las fases de ejecución durarán 10 ciclos en total. B) Presenta un riesgo de tipo RAW. C) El total de fases de ejecución durarán 6 ciclos en total. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un bucle con sentencia S: B(i) = B(i-1)*K; B(0)=2; i = 1…64: A) La sentencia S no es vectorizable. B) La sentencia es vectorizable porque se multiplica por una constante K. C) La sentencia es vectorizable porque B(0)=2. D) Ninguna de las afirmaciones anteriores es correcta.

Sea la arquitectura DLXV con 16 bancos de memoria, si la CPU solicita la dirección 136 y siguientes: A) Ésta se ubicará en el Banco 0. B) Ésta se ubicará en el Banco 15. C) Ésta se ubicará en el Banco 1. D) Ésta se ubicará en el Banco 14.

Sea la operación vectorial MULTV V2, V1, V0 (vectores de 64 elementos) con tiempo de arranque de 6 ciclos y tasa de iniciación de 1 ciclo/resultado, el tiempo de operación vectorial es de: A) 70 ciclos. B) (64x6) ciclos. C) (3x64x6) ciclos. D) (6+1) ciclos.

En base a la clasificación de Flynn sobre los sistemas computadores, en una arquitectura de tipo MISD: A) El flujo de instrucciones es compartido. B) No hay memoria para las instrucciones. C) Hay un flujo de instrucciones por cada procesador. D) Ninguna de las afirmaciones anteriores es correcta.

Atendiendo a la clasificación de los multiprocesadores estudiada, en el multiprocesador NUMA: A) Todos los procesadores comparten la misma memoria caché obligatoriamente. B) Todos los procesadores tienen el mismo tiempo de acceso de memoria. C) El tiempo de acceso, sea cual sea la posición, es siempre mayor que en un multiprocesador UMA. D) Dependiendo de la dirección de memoria, un procesador puede obtener un dato en más o menos tiempo.

Según la clasificación de Flynn, dónde encajaría un array sistólico y un array de frente de onda: A) En MIMD ambos. B) En SIMD ambos. C) En MISD ambos. D) En MIMD el sistólico y en MISD el de frente de onda.

Considerando una arquitectura escalar multihebra (o multihilo) con entrelazado: A) Conmuta a otra hebra después de cada ciclo. B) La arquitectura escalar no puede ser multihebra. C) Conmuta a otra hebra después de cada detención. D) Conmuta a otra hebra cuando finaliza con la anterior.

En el diseño de una arquitectura de computador, indique la afirmación que es cierta: A) En la arquitectura DLX, las etapas para la ejecución de una instrucción pueden necesitar más de un ciclo. B) La frecuencia de procesamiento no condiciona el tiempo de ejecución. C) El repertorio de instrucciones es más completo y eficaz cuantas más instrucciones tiene. D) La arquitectura Von Neumann presenta más ventajas que el resto de arquitecturas estudiadas.

Desde el punto de vista del estudio del rendimiento de un sistema computador, por lo general si se reduce el tiempo de ciclo de reloj: A) Se reduce también su frecuencia. B) Se aumentan los ciclos por instrucción. C) Se aumenta su productividad y se reduce su tiempo de C respuesta. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un computador A capaz de completar 10000 tareas/seg, si se dice la productividad del computador A es un 50% superior a la productividad del computador B: A) El computador B realiza 3333,33 tareas en 1 seg. B) El computador B requiere de 1,5 segundos para realizar el mismo número de tareas. C) El computador A tarda 0,5 seg en cada tarea. D) El computador A realiza 15000 tareas en el mismo tiempo que el computador B realiza 7500 tareas.

En cuanto a la mejora del rendimiento, indica cuál de las siguientes afirmaciones es cierta: A) La optimización de todos los casos garantiza el mayor rendimiento. B) El mayor rendimiento se obtiene optimizando el caso más común. C) El rendimiento puede mejorarse de forma ilimitada. D) La mejora del rendimiento global se obtiene optimizando el caso menos común.

Indica la afirmación que NO es cierta: A) El tiempo de CPU depende del ciclo de reloj. B) El tiempo de CPU depende de los ciclos por instrucción. C) El tiempo de CPU depende de número de instrucciones ejecutadas. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un sistema computador con microprocesador Intel i7 a 3,4 GHz, si después de pasarle un Benchmark se obtiene que es capaz de ejecutar 128300 MIPS: A) Se estima que ejecuta 26500 instrucciones en un ciclo. B) Se estima que cada instrucción requiere de 0,0265 ciclos para su ejecución. C) Se puede decir que cada ciclo de reloj dura 3,4 seg. D) Faltan datos para conocer el promedio del número de ciclos por instrucción.

Respecto a la memoria caché, el tiempo de penalización por fallos: A) Disminuye a medida que aumenta el tamaño de bloque. B) Es constante. C) Aumenta a medida que aumenta el tamaño de bloque. D) Depende exponencialmente con el tamaño de bloque.

Los mecanismos de gestión de la memoria caché se resuelven con componente hardware: A) Para cumplir el requisito de menor uso de memoria. B) Para cumplir el requisito de menor tiempo posible. C) La afirmación es incorrecta, se resuelven con software. D) Ninguna de las afirmaciones anteriores es correcta.

Respecto a los algoritmos de reemplazo de la memoria caché, sea un bloque que acaba de entrar en la memoria: A) Tiene mayor probabilidad de salir si se aplica LRU. B) Tiene mayor probabilidad de salir en cualquier caso. C) Tiene mayor probabilidad de salir si se aplica FIFO. D) Tiene mayor probabilidad de salir si se aplica LFU.

En relación al tamaño de bloque: A) A mayor tamaño, menores fallos forzosos pero mayores fallos de conflicto. B) A mayor tamaño, menor tasa de fallos. C) A mayor tamaño, menores fallos forzosos y menores fallos de conflicto. D) A mayor tamaño, mayor número de conjuntos.

Atendiendo a los niveles de caché, se puede afirmar que: A) Un mayor número de niveles garantiza siempre un menor tiempo de acceso. B) A mayor número de niveles, mayor capacidad de almacenamiento. C) Un mayor número de niveles garantiza siempre un menor tiempo de ejecución relativo. D) Ninguna de las afirmaciones anteriores es correcta.

Según el esquema de computador Von Neumann sencillo estudiado en el Tema 3, la operación R4 ←R7: A) Se realiza comunicando el bus de direcciones con el bus de datos. B) No es posible realizarla en este sistema computador. C) Implica hacer uso del circuito operador de propósito general. D) Es necesario realizarla como mínimo en dos periodos.

En un computador serie y referido a la misma instrucción, si la fase de decodificación de una instrucción se realiza durante un único ciclo de reloj, ¿puede solaparse con la fase de búsqueda de operando?: A) Sí. B) Depende de la instrucción. C) No. D) Depende del modo de direccionamiento de la instrucción.

Una unidad de control microprogramada con secuenciamiento explícito: A) No tiene etapa traductora ni memoria de control. B) Necesita etapa traductora y memoria de control. C) Su registro de microinstrucción es de menor tamaño. D) No necesita etapa traductora, y sí memoria de control.

Sea el computador Von Neumann estudiado en el Tema 3, la información del registro RF permite: A) Conocer la posición de memoria de la instrucción. B) Conocer el valor de los biestables de Z, S, O, P. C) No es útil para la ejecución de la instrucción. D) Conocer la fase de ejecución de la instrucción en curso.

De las siguientes instrucciones, indica en cuál de ellas se almacena el contenido del registro SR en memoria: A) DIV .1, .2 con trap por división por cero. B) RET y RETI. C) CALL A0002h y DIV .1, .2 con trap. D) En ninguna de las instrucciones indicadas.

La capacidad de direccionamiento del procesador DLX es de: A) 6 Mposiciones. B) 4 Mposiciones. C) 4 Gposiciones. D) 2 Gposiciones.

Decir que todas las instrucciones del procesador DLX siguen el modelo de ejecución REG-REG es: A) Falso. B) Cierto. C) Puede ser cierto o falso dependiendo del ensamblador. D) Ninguna de las afirmaciones anteriores es cierta.

¿Cuál es el tipo de riesgo por dependencia de datos que se presenta en el fragmento de código ensamblador siguiente si se ejecuta en un procesador DLX segmentado con bypass generalizado?: LD R3, 12(R3) ST 12(R3), R2. A) WAR. B) RAW. C) WAW. D) Ninguno.

Cuál de las siguientes técnicas suele utilizarse para eliminar riesgos estructurales: A) Disminuir el nº de líneas de transmisión de datos y buses. B) Utilizar caches partidas para datos e instrucciones. C) Incrementar la velocidad del reloj del sistema. D) Las políticas dinámicas de predicción de saltos.

Los riesgos de tipo WAW: A) Pueden existir en DLX. B) No existen en DLX. C) Son riesgos estructurales. D) Son riesgos de control.

Un computador que tiene instrucciones vectoriales en su repertorio: A) Es vectorial. B) No tiene por qué ser vectorial. C) Nunca es vectorial. D) Ninguna de las afirmaciones anteriores es correcta.

En un computador vectorial, la separación entre elementos diferente de 1 se resuelve: A) Con instrucciones de Carga y Almacenamiento Vectorial con Separación. B) Con un Registro de Máscara de Vector. C) Con un Registro de Longitud de Vector. D) Sólo en algunos computadores vectoriales.

La carga de un vector en un registro vectorial: A) Siempre es más rápida en una Memoria Organizada por Bancos que en una Memoria Entrelazada. B) Puede ser igual de rápida en una Memoria Organizada por Bancos que en una Memoria Entrelazada. C) Siempre es más rápida en una Memoria Entrelazada que en una Memoria Organizada por Bancos. D) Ninguna de las afirmaciones anteriores es correcta.

Un computador vectorial cuyas componentes de vector son de 64 bits tiene una memoria entrelazada con 4 módulos de memoria, ¿en qué modulo de memoria se encontrará la dirección?. A) En el módulo 0. B) En el módulo 2. C) En el módulo 1. D) En el módulo 3.

Considerando el tiempo de ejecución de una operación vectorial, al tiempo por cada resultado una vez que una instrucción vectorial está en ejecución se le denomina: A) Tiempo de comienzo. B) Tiempo de arranque. C) tiempo de terminación. D) Ninguna de las afirmaciones anteriores es correcta.

Un ordenador de flujo de datos. A) Puede ser un computador serie. B) Utiliza la necesidad que tiene un resultado de disparar la operación que generará el resultado requerido. C) Es un computador paralelo. D) Ninguna de las afirmaciones anteriores es correcta.

La arquitectura Harvard: A) Tiene una memoria caché partida. B) Tiene una memoria caché unificada. C) No difiere en nada de la arquitectura Von Neumann. D) Ninguna de las afirmaciones anteriores es correcta.

Un computador SIMD Múltiple (MSIMD): A) Es un sistema multicomputador. B) Sus UC comparten un conjunto de Elementos de Proceso asignables dinámicamente. C) Son siempre de memoria distribuida. D) Tiene una única unidad de control que define el valor de las señales de control de varios Elementos de Proceso.

En un array sistólico: A) Todos los procesadores se comunican con los periféricos directamente. B) Existe una red de procesadores donde cada uno de ellos tienen comunicación directa con sus vecinos. C) Hay tantas frecuencias de reloj diferentes como procesadores tiene. D) Sus procesadores no pueden comunicarse con el exterior.

Un multiprocesador UMA: A) Puede tener una caché para cada procesador. B) Tiene más capacidad de memoria que uno NUMA. C) Tiene menos capacidad de memoria que uno NUMA. D) No puede tener una caché para cada procesador.

Considérese una mejora que haga que la máquina corra 5 veces más rápida que la original, siendo utilizable el 60% del tiempo. ¿Cuál es la aceleración global lograda al incorporar la mejora?: A) 1,9230. B) 0,5200. C) 0,3. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un computador A capaz de completar 10000 tareas/seg y un computador B que completa 5000 tareas/seg, se dice entonces que: A) El computador A es el 150% más rápido que el B. B) El computador A es el 100% más rápido que el B. C) El computador A es el 50% más rápido que el B. D) El computador A es el 200% más rápido que el B.

Si una máquina A ejecuta un programa en diez segundos, ¿en cuánto tiempo ejecuta el mismo programa la máquina B si la máquina A es el 50% más rápida que la B?: A) En 15 seg. B) En 10,5 seg. C) En 20 seg. D) Se necesitan más datos para conocer la respuesta.

Para mejorar el rendimiento de un computador para cierta aplicación se tienen dos opciones: 1) Cambiar el procesador gráfico que se utiliza un 60% del tiempo, consiguiendo una aceleración de 10, y 2) Incrementar la memoria obteniendo una aceleración de 2 el 80% del tiempo. Indicar la aceleración global en cada caso. A) 0,6 en la primera y 0,8 en la segunda. B) 2,17 en la primera y 1,66 en la segunda. C) 6 en la primera y 1,6 en la segunda. D) Ninguna de las afirmaciones anteriores es correcta.

Sea un sistema computador capaz de ejecutar 150 MIPS y cada instrucción requiere de media 5 ciclos de reloj: A) Cada instrucción requiere 150 ns. B) La frecuencia del microprocesador es de 800 MHz. C) Cada ciclo de reloj dura 30 nseg. D) Cada ciclo de reloj dura 150 nseg.

Sea una CPU donde la instrucción de bifurcación condicional emplea dos ciclos de reloj, y el resto de instrucciones cuatro ciclos, considerando que el 20% de las instrucciones empleadas son de bifurcación condicional: A) El promedio de CPI es 3. B) El promedio de CPI es 0,4. C) El promedio de CPI es 3,6. D) Ninguna de las afirmaciones anteriores es correcta.

La transferencia de información entre la memoria caché y la CPU se hace: A) En tamaño bloque. B) En tamaño palabra. C) Depende de la función de correspondencia. D) Depende del algoritmo de reemplazo.

Sea una memoria caché con un único conjunto, entonces: A) La función de correspondencia es la asociativa por conjuntos. B) La función de correspondencia es la directa. C) La función de correspondencia es la totalmente asociativa. D) La función de correspondencia puede ser cualquiera.

En relación al tamaño de caché: A) A mayor tamaño, menor tasa de fallos siempre. B) A mayor tamaño, mayor tasa de fallos. C) Hay un compromiso entre tamaño y tasa de fallos. D) La tasa de fallos siempre es constante.

De las funciones de correspondencia de la memoria caché, la que emplea un único comparador para identificar el bloque es: A) La asociativa por conjuntos. B) La totalmente asociativa. C) Todas necesitan más de un comparador. D) La directa.

De los algoritmos de reemplazo en la memoria caché, el que penaliza los bloques transferidos recientemente es: A) El FIFO. B) El Aleatorio. C) El LFU. D) Ninguna de las afirmaciones anteriores es correcta.

De los tiempos que intervienen en la penalización por fallo: A) El tiempo de transferencia es independiente del tamaño de bloque. B) Sólo interviene el tiempo de transferencia. C) El tiempo de acceso es independiente del tamaño de bloque. D) Ambos términos dependen del tamaño de bloque.

Si para realizar la operación C ← A+B se necesitan las instrucciones PUSH A, PUSH B, ADD y PUSH C: A) Se trata de una máquina basada en acumulador. B) Se trata de una máquina basada en banco de registros. C) Se trata de una máquina de tres direcciones. D) Se trata de una máquina basada en pila.

Sea el computador Von Neumann estudiado en el Tema 3, si el registro RF lo forman 4 bits: A) La duración máxima por instrucción es 4 ciclos. B) La duración máxima por instrucción es 1 ciclo. C) No existe relación con la duración de la instrucción. D) La duración máxima por instrucción es 16 ciclos.

De las siguientes instrucciones, indica en cuál/es de ella/s se recupera/n el contenido del registro SR de memoria: A) DIV .1, .2 con trap por división por cero. B) RET y RETI. C) CALL A0002h y DIV .1, .2 con trap. D) Ninguna de las afirmaciones anteriores es correcta.

En una unidad de control microprogramada con secuenciamiento explícito, si la etapa traductora ROM tiene una organización de 256x12, podemos afirmar que: A) El código de operación es de 8 bits. B) El registro de instrucción de forman 8 bits. C) Dicha unidad microprogramada no tienen etapa ROM. D) Ninguna de las afirmaciones anteriores es correcta.

Sean las instrucciones JMP A0002h, RET y BZ A0002h con el biestable z =0: A) Sólo JMP implica una bifurcación. B) En todas se debe guardar el valor de PC en la pila. C) JMP y RET implicarán bifurcación. D) Las tres implican una bifurcación.

Para que el arranque del computador se realice correctamente: A) Se requiere que todos los registros tengan inicialmente el valor 0. B) Se requiere que la pila tenga almacenado SR y PC. C) Se requiere de un programa cargador almacenado en memoria no volátil. D) Se requiere que la primera instrucción sea LOAD.

Decir que todas las instrucciones del procesador DLX siguen el modelo de ejecución REG-REG es: A) Falso. B) Cierto. C) Puede ser cierto o falso dependiendo del ensamblador. D) Ninguna de las afirmaciones anteriores es cierta.

Indica los tipos de riesgos por dependencia de datos que pueden existir en el procesador DLX para operaciones con enteros: A) RAW y WAR. B) RAW, WAR y WAW. C) Sólo RAW. D) RAW y WAW.

Dada la instrucción LD R3, 12(R4), la fase en la que se calcula 12+R4 es: A) ID. B) EX. C) MEM. D) Ninguna de las afirmaciones anteriores es correcta.

De las fases de ejecución del procesador DLX, para una instrucción ALU: A) En ninguna fase se accede a memoria. B) La fase ID es diferente al resto de instrucciones. C) El resultado viene expresado en estándar IEEE 754 de simple precisión. D) Ninguna de las afirmaciones anteriores es correcta.

Sea la secuencia DIVF F0, F1, F2 y SUBF F0, F8, F10, existe riesgo de tipo: A) Estructural. B) Por dependencia de datos tipo WAW. C) De control. D) Ninguna de las afirmaciones anteriores es correcta.

Comparando los registros R0 y F0, del procesador DLX: A) Ambos registros almacenan el valor 0. B) R0 siempre almacena el valor 0. C) F0 es un registro de 64 bits. D) Ninguna de las afirmaciones anteriores es correcta.

En el procesador DLXV, considerando el tiempo de ejecución de una operación vectorial, al tiempo por cada resultado una vez que una instrucción vectorial está en ejecución se le denomina: A) Tiempo de comienzo. B) Tiempo de arranque. C) Tiempo de terminación. D) Tiempo de iniciación.

Un computador vectorial cuyas componentes de vector son de 64 bits tiene una memoria entrelazada con 4 módulos de memoria, ¿en qué modulo de memoria se encontrará la dirección 160?. A) En el módulo 0. B) En el módulo 2. C) En el módulo 1. D) En el módulo 3.

En un computador vectorial en el que los elementos de una matriz están almacenados en memoria por filas, para la operación matricial A*B (A y B matrices), ¿a qué matriz se puede acceder más fácilmente?: A) A la matriz B. B) A las dos matrices igualmente. C) Depende del tamaño de las componentes. D) A la matriz A.

Dado un vector de 200 elementos, indicar el número de seccionamientos con longitud MVL = 64 que tiene: A) 4. B) 3. C) 8. D) Ninguna de las afirmaciones anteriores es correcta.

Comparando la arquitectura Von Neumann con la DLX, indica la afirmación falsa: A) La segunda permiten ejecutar varias instrucciones simultáneamente. B) La primera es segmentada. C) La segunda ejecuta instrucciones ALU con modelo Reg-Reg. D) Ambas consideran el incremento del registro PC.

Indicar la arquitectura en la que una memoria caché partida daría mejor rendimiento: A) DLX. B) Von Neumann. C) La memoria caché partida no mejora el rendimiento. D) La memoria caché partida exige adelantamiento.

En un sistema computador, y referida a la tarea de cálculo completa, la cantidad de trabajo realizado por unidad de tiempo se denomina: A) Tiempo de respuesta. B) Productividad. C) Tiempo de ejecución. D) Ninguna de las afirmaciones anteriores es correcta.

Atendiendo a los conceptos de productividad y tiempo de respuesta de un procesador, la segmentación mejora: A) El tiempo de respuesta. B) La productividad. C) El tiempo de respuesta y la productividad. D) Depende de qué se segmente en la Unidad de Control.

El Principio de Localidad de Referencia, se aplica: A) Tanto a los accesos de datos como de instrucciones. B) Únicamente a los accesos de datos. C) Únicamente a los accesos de instrucciones. D) Ninguna de las afirmaciones anteriores es correcta.

El rendimiento de la CPU depende del: A) CPI (Ciclos Por Instrucción) y del Recuento de Instrucciones. B) CPI (Ciclos Por Instrucción) únicamente. C) Recuento de instrucciones únicamente. D) Ninguna de las afirmaciones anteriores es correcta.

Considérese una mejora en una máquina de 10 veces que es utilizable tan sólo el 40% del tiempo. ¿Cuál es la aceleración global lograda al incorporar dicha mejora?. A) 0,64. B) 1/0,64. C) 2,0. D) 1,4.

Los MIPS (Millones de Instrucciones Por Segundo): A) Nos permiten calcular exactamente el tiempo de ejecución de un programa real. B) No varían entre programas en el mismo computador. C) Son dependientes del repertorio de instrucciones de la máquina. D) Ninguna de las afirmaciones anteriores es correcta.

Los MFLOPS (Millones de Operaciones en Punto Flotante por Segundo) dependen: A) Únicamente del programa que se ejecute. B) Únicamente de la máquina. C) Tanto de la máquina como del programa que se ejecute. D) Del tipo de instrucciones lógicas que tenga la máquina.

La frecuencia o tasa de aciertos en memoria se define como: A) La fracción de accesos a memoria encontrados en cualquier nivel de la jerarquía de memoria. B) La fracción de accesos a memoria encontrados en el nivel inferior. C) La fracción de accesos a memoria no encontrados en el nivel inferior. D) La fracción de accesos a memoria encontrados en el nivel superior.

Atendiendo a los tipos de fallos de caché: forzosos, de conflicto y de capacidad: A) Los fallos de conflicto no pueden existir en una caché de correspondencia asociativa por conjuntos. B) Los fallos de capacidad no pueden existir nunca en una memoria caché de correspondencia totalmente asociativa. C) Los fallos forzosos pueden darse o no en una memoria caché de correspondencia totalmente asociativa. D) Los fallos de conflicto no pueden existir nunca en una memoria caché de correspondencia totalmente asociativa.

Para un mismo sistema de memoria y distintas correspondencias, el menor tamaño del campo etiqueta es el de la correspondencia: A) Directa. B) Asociativa por conjuntos. C) Totalmente asociativa. D) Ninguna de las afirmaciones anteriores es correcta.

El número de comparaciones de las etiquetas de los bloques existentes en la memoria caché, crece: A) Con la menor asociatividad. B) Con la mayor asociatividad. C) Con el número de conjuntos. D) Con el tamaño de bloque.

Los mecanismos de búsqueda o políticas de búsqueda determinan la causa que desencadena la llevada de un bloque a la memoria caché; ¿Cuál es el más común?. A) Por demanda. B) Selectivo. C) Anticipativo. D) Ninguno de los mecanismos nombrados se corresponden con políticas de búsqueda.

¿Cuál de las siguientes afirmaciones es cierta?. A) Cuando existen varios niveles de caché, si hay una caché partida siempre se aplica al nivel inferior. B) En una memoria caché se puede aplicar siempre algún algoritmo de reemplazo. C) El rendimiento de una configuración concreta de caché nunca depende del programa que se ejecute. D) En una memoria caché no siempre es necesario aplicar algoritmo de reemplazo alguno.

¿Qué estrategia de escritura resuelve más fácilmente los problemas de coherencia?. A) Depende del tipo de correspondencia que se utilice. B) La de post-escritura. C) La de escritura inmediata. D) Depende del programa que se ejecute.

A mayor tamaño de bloque corresponde: A) Mayor tasa de acierto por localidad temporal. B) Mayor tasa de acierto por localidad espacial. C) Mayor tasa de aciertos por localidad temporal y menor tasa de aciertos por localidad espacial. D) Ninguna de las afirmaciones anteriores es correcta.

Atendiendo a las posibles combinaciones de operandos en memoria y operandos totales por instrucción que implica operación diádica en un sistema computador, indica cuál de las siguientes afirmaciones NO es cierta: A) Una máquina puede tener dos operandos por instrucción y ninguno referenciado a memoria. B) Una máquina puede tener un operando por instrucción y dos referenciados a memoria. C) Una máquina puede tener tres operandos por instrucción y los tres referenciados a memoria. D) Una máquina puede tener dos operandos por instrucción y uno referenciado a memoria.

En base al esquema de la arquitectura Von Neumann estudiado en clase, la operación R2 ←R1 se considera: A) Una operación elemental de transferencia. B) Una operación elemental de proceso. C) No es posible realizar esta operación. D) Una operación elemental de carga.

La definición de Micro-Programa corresponde a: A) El valor de las señales de control durante un periodo de ejecución de una instrucción. B) El valor de las señales de control durante un mismo periodo de ejecución de todas las instrucciones. C) El valor de las señales de control durante todos los periodos de ejecución de una instrucción. D) El valor de las señales de control durante el ciclo de Decodificación de todas las instrucciones.

Indica el posible solapamiento entre las fases de ejecución de una instrucción en un computador Von Neumann: A) Decodificación y Búsqueda de Instrucción. B) Decodificación y Búsqueda de Operando. C) Búsqueda de Operando y Búsqueda de Instrucción. D) Ninguna de las afirmaciones anteriores es correcta.

En una unidad de control microprograma, indica cuántos microprogramas tiene asociados una instrucción del tipo BZ A0000h: A) Dos, uno para cada posible valor del biestable. B) Cada instrucción tiene un único microprograma. C) Los mismos que tiene la instrucción JMP A0000h. D) Esta unidad de control no almacena microprogramas.

Sea una unidad de control microprogramada con secuenciamiento explícito, 8 bits en el campo código de operación del registro de instrucción y 20 señales de control, la organización de la memoria de control es de: A) 256 palabras x 20 bits cada palabra. B) 1 Mpalabras x 256 bits cada palabra. C) 256 palabras x n bits por palabra, n ≥ 1. D) Faltan datos para conocer la organización.

Indica las situaciones en las que se guarda el valor del registro SR en la pila: A) Cuando se ejecuta una instrucción del tipo CALL. B) Cuando se ejecuta una instrucción del tipo RETI. C) Cuando se provoca una interrupción vectorizada. D) Ninguna de las afirmaciones anteriores es correcta.

Sea la arquitectura DLX con unidades funcionales para operaciones en formato de coma flotante donde la unidad sumador/restador requiere 2 ciclos y la de división requiere 5 ciclos, dada la secuencia DIVF F0, F1, F2 y SUBF F1, F3, F4, existe riesgo de tipo: A) Estructural. B) Por dependencia de datos tipo WAR. C) De control. D) Ninguna de las afirmaciones anteriores es correcta.

En la arquitectura DLX, el Adelantamiento Generalizado permite: A) Reducir el número de detenciones derivadas de riesgos por dependencia de datos. B) Reducir los riesgos de control. C) Eliminar totalmente el número de detenciones derivadas de riesgos por dependencia de datos. D) Ninguna de las afirmaciones anteriores es correcta.

Sea la arquitectura DLX, la instrucción BNEQZ R4, A000h: A) Atiende al formato de instrucción tipo I. B) Atiende al formato de instrucción tipo R. C) Atiende al formato de instrucción tipo J. D) Esta instrucción no se puede ejecutar en el DLX.

Los riegos por dependencia de datos del tipo WAR pueden existir en: A) Una arquitectura DLX que sólo tenga unidades funcionales para operaciones con enteros. B) Una arquitectura DLX con unidades funcionales en FP y todas con el mismo tiempo de ejecución. C) Una arquitectura DLX con unidades funcionales en FP y distinto tiempo de ejecución. D) Las respuestas B) y C) son correctas.

Las propuestas de arquitecturas Supersegmentadas y Superescalares son: A) Técnicas software para mejorar el paralelismo a nivel de instrucción. B) Técnicas hardware para mejorar el paralelismo a nivel de instrucción. C) Técnicas hardware-software para mejorar el paralelismo a nivel de instrucción. D) Ninguna de las afirmaciones anteriores es correcta.

El tamaño de palabra que se considera en la arquitectura DLX estudiada es de: A) 8 bits. B) 16 bits. C) 32 bits. D) 64 bits.

Comparando las arquitecturas Von Neumann y DLX estudiadas: A) Ambas permiten ejecutar varias instrucciones simultáneamente. B) Ninguna de las dos son arquitecturas segmentadas. C) Ambas ejecutan instrucciones ALU con modelo RegReg. D) Ambas consideran la duplicidad de los PC e IR.

Sea una máquina no segmentada con cinco pasos de ejecución de 50 ns cada uno y otra máquina segmentada también con cinco etapas de 60 ns cada una, a partir del tiempo empleado en la ejecución de 4 instrucciones consecutivas, el tiempo medio por instrucción resulta (considerar que no existe ningún ciclo de detención): A) 250 ns en ambas. B) 250 ns en la primera y 300 ns en la segunda. C) 50 ns en ambas. D) 250 ns en la primera y 120 ns en la segunda.