La carga capacitiva
Depende del número de transistores conectados a una salida Depende del número de transistores conectados a una entrada
Depende de la frecuencia de conmutación Depende del voltaje.
La principal desventaja de la planificación dinámica de instrucciones es: El código optimizado para un pipeline no ejecuta de forma eficiente en otro pipeline distinto. El hardware necesario es más complejo No gestiona las dependencias conocidas en tiempo de compilación. No puede tolerar retrasos no predecibles.
Un procesador multi-core se clasifica como SISD MIMD SIMD MISD.
En los últimos años el ancho de banda de la memoria Ha mejorado mucho más que la latencia
Ha mejorado menos que la latencia.
Los cerrojos: No pueden implementarse para que respeten el orden de llegada. Nunca deben utilizarse porque son ineficientes. Sólo pueden ser implementados con espera activa. Pueden ser implementados para que respeten el orden de llegada
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¿De qué programa forma parte cachegrind?
valgrind
gdb kcachegrind gcc.
En el desenrollamiento de bucles: Se pueden reutilizar los mismos registros para distintas réplicas. No es necesario realizar ningún ajuste al código de terminación. Aumenta la longitud de bloque básico. Disminuye la longitud de bloque básico.
DSM es:
Un procesador con memoria centralizada de acceso no uniforme Un tipo de multiprocesador con memoria compartida centralizada. Dynamic Shared Memory, un multiprocesador de memoria dinámica virtual.
Un tipo de multiprocesador con memoria compartida distribuida.
El término arquitectura de computadores: Describe los atributos del computador visibles para el programador Describe el diseño lógico y físico del microprocesador
Describe la implementación física del microprocesador Describe la interconexión interna de los elementos del microprocesador.
La aproximación más simple, de forma general, ante un riesgo es: Vaciar el pipeline. Detener el flujo de instrucciones. Detener el flujo de datos. Predecir siempre los saltos a no-tomado.
¿Qué excepción puede lanzar el constructor de atomic_buffer? No puede lanzar ninguna excepción. La excepción std::system_error Cualquier excepción de la biblioteca estándar. Solamente la excepción std::bad_alloc.
Una GPU se clasifica como SISD MISD MIMD SIMD.
Para seleccionar una palabra dentro de una línea de caché: Se utiliza la etiqueta. Se utiliza el desplazamiento.
Se utiliza el índice. Se busca secuencialmente dentro de la línea de caché.
En los últimos años el ancho de banda de los discos Ha mejorado mucho más que la latencia Ha mejorado menos que la latencia
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La Ley de Moore dejó de cumplirse a partir de 2005 Verdadero Falso
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El paralelismo a nivel de peticiones Explota el paralelismo de datos aplicando una instrucción a varios datos en paralelo. Explota el paralelismo en tareas altamente desacopladas. Explota el paralelismo de datos o tareas en hardware altamente acoplado, permitiendo interacción entre hilos. Explota el paralelismo de datos con ayuda del compilador.
La política de remplazo LRU: No se puede aproximar mediante la política FIFO. Tiene complejidad creciente al aumentar la asociatividad. Es la más fácil de implementar. Tiene complejidad decreciente al aumentar la asociatividad.
La energía dinámica
Crece linealmente con la frecuencia de conmutación Crece cuadráticamente con la frecuencia de conmutación Crece linealmente con el voltaje Es la cantidad de energía necesaria para conmutar
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¿Qué excepción puede potencialmente lanzar el constructor de locked_buffer? Cualquier excepción de la biblioteca estándar. Solamente la excepción std::bad_alloc No puede lanzar ninguna excepción.
Las excepción std::system_error.
Un riesgo de tipo WAW:
Se conoce también como dependencia de salida.
Se conoce también como dependencia verdadera. Se conoce también como anti-dependencia. Puede darse en un MIPS con pipeline de cinco etapas.
El principio de localidad espacial:
Se da en la reutilización de variables Afecta al acceso a datos, pero no al acceso a instrucciones. Se da en los accesos a las variables de control de los bucles. Se da en el recorrido de arrays.
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La memoria virtual: No permite fijar atributos a nivel de página. Reduce la parte de un programa que es necesario tener en memoria. No permite proteger los datos del núcleo. Incrementa el coste de las aplicaciones multi-hilo.
El benchmark EEMBC es Un benchmark para servidores Un benchmark para desktop Un benchmark para empotrados Forma parte de SPEC.
La espera activa en la sincronización de hilos: Se realiza completamente en modo usuario El proceso espera un tiempo definido y si no se cumple una condición de actividad aborta la operación que quería realizar. Es un mecanismo de sincronización en el que el proceso se queda bloqueado en una cola activa. El proceso espera indefinidamente con lo que queda bloqueado siempre.
Con el acceso segmentado a la caché: Se divide la caché en varios segmentos y se accede a uno de ellos. Se divide el acceso a la caché en varias etapas. Se reduce la latencia de la memoria caché. No se puede iniciar un acceso a la caché hasta que el anterior haya finalizado.
Un riesgo de tipo WAR: Se conoce también como dependencia de salida. Se conoce también como dependencia verdadera.
Puede darse en un MIPS con pipeline de cinco etapas. Se conoce también como anti-dependencia.
La optimización de intercambio de bucles: Mejora la localidad temporal. Es independiente de la forma de almacenar las matrices de varias dimensiones. Mejora la localidad espacial.
Incrementa el número de accesos con saltos.
El benchmark SPECWeb es Forma parte de SPEC Un benchmark para empotrados Un benchmark para servidores
Un benchmark para desktop.
La disponibilidad Es una métrica definida para un instante de tiempo Es una métrica que considera un intervalo de tiempo Depende del tiempo medio entre fallos Es una métrica constante independiente del tiempo.
Con la planificación dinámica:
Los únicos riesgos posibles son RAW La ejecución siempre es en orden. La finalización de las instrucciones debe ser en orden.
La etapa de decodificación se separa en dos etapas diferenciadas.
En arquitecturas de tipo DSM se usan protocolos: MSI De espionaje (snooping). Basados en directorio. MESI.
Al incrementar el tamaño de bloque de la caché: La caché tiene más bloques. Se reduce la localidad espacial. Es una solución apropiada para los casos de baja latencia y bajo ancho de banda. Se incrementa la penalización por fallo.
El benchmark Dhrystone es Forma parte de SPEC Un benchmark para desktop Un benchmark para empotrados
Un benchmark para servidores.
Para seleccionar entre las distintas vías de una memoria caché asociativa por conjuntos: Se usan los bits de índice. Se usan los bits de desplazamiento. Se usan de forma combinada los bits de etiqueta y desplazamiento.
Se usan los bits de etiqueta.
Un sistema con consistencia secuencial: Se puede demostrar que obtiene el mayor rendimiento posible para una tecnología de memoria concreta. Mantiene para cada procesador el orden de las operaciones sobre memoria emitidas por cada uno de ellos. Solamente tiene sentido cuando es monoprocesador. Ordena, en cada ciclo de reloj, los accesos a memoria secuencialmente según el índice asignado a cada procesador.
La tasa de fallos se calcula: Dividiendo el número de fallos por el número de aciertos. Dividiendo la suma de aciertos y fallos por el número de fallos. Dividiendo el número de aciertos por el número de fallos. Dividiendo el número de fallos por la suma de aciertos y fallos.
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Un pipeline de profundidad N: Multiplica por N el throughput de la versión sin pipeline.
Multiplica por N el ancho de banda necesario de la versión sin pipeline. Divide por N el ancho de banda necesario de la versión sin pipeline.
Divide por N el throughput de la versión sin pipeline.
En una caché multi-nivel:
La tasa de fallos en todos los niveles es la misma La tasa de fallos global es menor que la tasa de fallos local de primer nivel.
Todos los niveles de la memoria caché tienen el mismo tamaño. La tasa de fallos global es aproximadamente igual a la tasa de fallos de último nivel.
La configuración de discos en espejo (mirroring) se corresponde con
RAID 0 RAID 1+0 RAID 0+1 RAID 1
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Al incrementar el tamaño de la caché: Se incrementa la tasa de fallos. No se incrementa el coste. Se incrementa el consumo de energía.
Se reduce el tiempo de acierto.
El desenrollamiento de bucles:
Disminuye el ILP disponible.
Aumenta el ILP disponible. No afecta a la tasa de fallos de la caché de instrucciones. Incrementa la ganancia con cada desenrollamiento adicional.
La optimización de alineación de bloques básicos:
Alinea el comienzo de un bloque básico a límite de segmento. Alinea el comienzo de un bloque básico a límite de página.
Alinea el comienzo de un bloque básico a límite de palabra
Alinea el comienzo de un bloque básico a límite de línea.
En la sección de datos la información se muestra
Por palabras de 32 bits
Por palabras de 64 bits Por bytes Por palabras de 16 bits.
Durante un período de 5 años (asumiendo años de 365 días), un sistema ha tenido cuatro paradas: Parada 1: 39 días. Parada 2: 48 días. Parada 3: 42 días. Parada 4: 36 días. Determine cuál es el nivel de disponibilidad que se tiene después de cinco años. 91.95 90.95 101.25 102.25.
Señale que afirmación es cierta sobre el reorder buffer (ROB) Permite reordenar valores del banco de registro con un criterio de reordenación definido por el programador. No puede usarse con instrucciones de carga y almacenamiento. Permite pasar el resultado de una instrucción a otra Escribe datos en destino real cuando una instrucción se finaliza.
En el multi-hilo de grano grueso: Hacen falta ROB (reorder buffer) separados. El procesador debe poder cambiar de hilo en cada ciclo de reloj. Se pueden ocultar detenciones cortas y largas. Se debe vaciar o congelar el pipeline.
La Ley de Moore está relacionada con El incremento del rendimiento por unidad de potencia a lo largo del tiempo. El incremento del consumo de potencia a lo largo del tiempo El incremento de la frecuencia de reloj a lo largo del tiempo. El incremento del número de transistores a lo largo del tiempo.
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En el multi-hilo de grano fino:
Se necesitan grandes conjuntos de registros virtuales. Se necesita una tabla de renombrado por hilo. No hace falta un cambio de contexto excesivamente rápido. El procesador debe poder cambiar de hilo en cada ciclo de reloj.
En una memoria caché totalmente asociativa, en las direcciones:
Hay igual número de bits para la etiqueta que para el índice. No hay bits de etiqueta. Hay más bits de etiqueta que de índice. No hay bits de índice.
En un procesador VLIW (Very Large Instruction Word): Genera código ejecutable más compacto. La detección de riesgos se hace por hardware. Es muy complejo para el compilador encontrar paralelismo La compatibilidad binaria no plantea problemas.
¿Para qué sirve la herramienta cg_annotate?
Para depurar paso a paso. Para modificar los datos obtenidos por cachegrind. Para simular la ejecución del programa. Para ver los resultados obtenidos por cachegrind.
En un pipeline, la técnica del forwarding se utiliza para resolver:
Dependencias de control. Dependencias de datos de tipo WAW. Dependencias de datos de tipo RAW. Dependencia de datos de tipo WAR.
La suma entera para la fase de ejecución utiliza la unidad:
FP Adder FP Multiplier EX FP-DIV 0.
Un clúster de computadores se clasifica como
SIMD MIMD MISD SISD.
Una de las ventajas de los protocolos de espionaje es que:
No existe una estructura de datos centralizada. Los datos están siempre en alguna de las cachés de los procesadores Existe poca comunicación entre los procesadores al existir una estructura centralizada. Hay 1 procesador que se encargan de la sincronización.
En un predictor por turnos, la selección del predictor se realiza:
Mediante un contador con saturación.
Mediante una máquina de estados finitos. Usando un algoritmo round-robin. De forma alternativa.
Seleccione la afirmación correcta sobre RAID 1:
Ofrece mayor ancho de banda solamente en operaciones de lectura. Ofrece mayor ancho de banda tanto en operaciones de lectura como de escritura. Ofrece mayor ancho de banda solamente en operaciones de escritura. No ofrece tolerancia a fallos.
Durante el periodo histórico que va de 1986 a 2005 el crecimiento del rendimiento de los procesadores
Se estancó Fue aproximadamente del 25% anual. Fue del 52% durante el período. Fue del 52% al año.
La fiabilidad es una función de probabilidad R, tal que R(infinito) siempre vale: 0 1 Un valor entre 0 y 1 Infinito
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Cuál de los siguientes no es un factor limitante del paralelismo a nivel de instrucción: Decremento de la ganancia cuando crece el grado de desenrrollamiento. Incremento del tamaño del código. Falta de disponibilidad de registros. Mayor tasa de fallos de caché en acceso a datos.
En un procesador superescalar estático:
La emisión de instrucciones es estática. No hay ejecución fuera de orden La detección de riesgos debe realizarse por el compilador. La planificación de instrucciones es dinamica.
La predicción de bifurcaciones basada en perfil de ejecución:
No requiere la recogida de estadísticas. Se basa en que cada bifurcación de un programa está fuertemente sesgada. No depende de la carga de trabajo concreta. Se utiliza habitualmente por la mayoría de los compiladores.
La distribución de bloques (striping) se corresponde con
RAID 0 RAID 1+0 RAID 1 RAID 0+1.
En un sistema con consistencia secuencial:
Las cachés son siempre de escritura inmediata (write-through). No se puede escribir dos veces seguidas sobre la misma posición de memoria por parte de procesadores distintos. Las operaciones de memoria de los distintos procesadores se ordenan según un orden arbitrario que fija la red de interconexión. Las operaciones de memoria parecen como si se ejecutaran atómicamente unas con respecto a las otras.
Un multiprocesador es:
Un computador formado por procesadores altamente acoplados coordinado por varios sistemas operativos. Un computador formado por varios cores cada uno con su espacio de memoria virtual. Varios procesadores integrados en una placa que no comparten ningún elemento de entrada/salida Un computador formado por procesadores altamente acoplados coordinado por un sistema operativo único.
Un procesador superescalar:
Tiene siempre un IPC menor que la unidad. Puede emitir más de una instrucción por ciclo. Es el que incorpora instrucciones vectoriales. Tiene siempre un CPI mayor que la unidad.
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Las máquinas virtuales:
Comenzaron a usarse en entornos mainframe en los 90. Ofrecen aislamiento No solucionan el problema de la compartición de un computador por varios usuarios. Se han popularizado aunque su sobrecarga no sea aceptable.
¿Cuál es la principal utilidad de la heramienta cachegrind?
Simular la ejecución de un programa con distintas configuraciones de caché. Simular la ejecución de un programa con distintas configuraciones de memoria. Depurar la memoria. Simular la ejecución de un programa con distintas configuraciones de disco.
¿Cuál no es una causa de la reducción del coste de un computador a lo largo del tiempo? Principio de la curva de aprendizaje Altos volúmenes de fabricación Venta el mismo producto por múltiples fabricantes (commodity) La ley de la oferta y la demanda.
Un computador MIMD
Requiere granularidad suficiente de tareas Es más caro que SIMD Es menos flexible que SIMD Es más barato que SIMD.
Indique cuál de los siguientes modelos no requiere necesariamente la reestructuración de los programas DLP: Data Level Parallelism ILP: Instruction Level Parallelism RLP: Request Level Parallelism TLP: Thread Level Parallelism.
La operación LL/SC es:
Es una instrucción no atómica que carga un elemento de memoria y almacena una condición en la misma posición. Siempre en el mismo ciclo.
Una operación que se realiza en dos fases, de tal modo que la primera instrucción carga un dato de memoria a un registro y la segunda realiza un almacenamiento a memoria si dicho dato no ha cambiado. Load Low /Store Case, carga un elemento de la parte baja de la memoria y almacena en el caso que sea necesario. Es una instrucción atómica que carga un elemento de memoria y almacena una condición en la misma posición.
La fiabilidad es una función de probabilidad R, tal que R(0) siempre vale: 1 0 Un valor entre 0 y 1 Infinito.
La técnica de predicción de vía: Se usa en cachés de correspondencia directa y correspondencia asociativa por conjuntos. Utiliza como dato de entrada una parte de la dirección de memoria a acceder. No necesita almacenar información adicional. Se usa solamente en cachés de correspondencia totalmente asociativa.
En un sistema serie
La fiabilidad es mayor que el componente más fiable Se asume que los fallos son independientes La fiabilidad total es 1 menos el producto de las fiabilidades El sistema falla cuando todos los componentes fallan.
Indique qué propiedad de los procesadores ha seguido creciendo exponencialmente a partir de 2005 La frecuencia de reloj. El número de transistores. El consumo. El rendimiento por ciclo de reloj.
En un sistema de memoria virtual, la política de ubicación de páginas es No existe política de ubicación. Correspondencia asociativa por conjuntos.
Correspondencia directa. Correspondencia totalmente asociativa.
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El paralelismo a nivel de instrucción
Requiere la transformación de los programas por el programador Oculta los detalles del paralelismo gracias al soporte del compilador
Requiere procesadores superescalares. Solamente es posible en presencia de múltiples unidades funcionales.
El modelo de consistencia de adquisición/liberación:
Es más relajado que la consistencia u ordenación débil Es un modelo teórico que no tiene implementación práctica. Es menos relajado que la consistencia débil. A diferencia de la consistencia débil no distingue operaciones de sincronización.
Con la configuración inicial, ¿Qué operación representa el color azul de una instrucción?
Ejecución (Execution) Post-escritura (Write back) Captación (Fetch) Memoria (Memory) Decodificación (Decode).
La optimización de dar prioridad a los fallos de lectura sobre los de escritura: Reduce la tasa de fallos. No necesita un búfer de escritura. Reduce el tiempo de acierto. Reduce la penalización por fallo.
La única métrica totalmente fiable para comparar el rendimiento de los computadores es El tiempo de CPU El tiempo de respuesta
La ejecución de programas reales La ejecución de benchmarks simétricos.
La fiabilidad
Es una métrica definida para un instante de tiempo Es una métrica que considera un intervalo de tiempo Depende del tiempo medio entre fallos Es una métrica constante independiente del tiempo.
La virtualización impura es:
Una solución para arquitecturas que no son totalmente virtualizables. Una técnica basada en las extensiones Intel-VT. Una solución para arquitecturas totalmente virtualizables. Una técnica para virtualizar un ISA ante un ISA diferente.
Un predictor de saltos por turnos:
Combina dos predictores locales. Combina dos predictores globales. Combina un predictor local y un predictor global Alterna entre los estados tomado y no-tomado.
El modelo relajado de consistencia de memoria denominado consistencia u ordenamiento débil: Intercala operaciones de datos y operaciones de sincronización. Es un modelo teórico que no tiene implementación práctica. Asume que la reordenación de operaciones de datos entre operaciones de sincronización no afecta a la corrección del programa. En algunos casos permite reorganizar las operaciones de sincronización.
En la sincronización de datos en memoria compartida, Test and Set es: Es una secuencia de intercambio de datos entre multicores, de forma atómica. Es una secuencia atómica que transfiere el dato de una posición de memoria a un registro y escribe “1” en dicha posición de memoria. Es una secuencia atómica que transfiere el dato de una posición de memoria a un registro y escribe “0” en dicha posición de memoria. Es una secuencia que transfiere el dato de una posición de memoria a un registro y escribe “1” en dicha posición de memoria.
En un sistema de memoria virtual, la política de identificación de páginas: Se gestiona mediante tablas de página en la sombra. Se gestiona mediante tablas de páginas por proceso. Se gestiona mediante etiquetas dinámicas.
Se gestiona mediante una tabla de páginas global.
En un sistema paralelo
La fiabilidad del sistema puede ser superior a las fiabilidades de los componentes La fiabilidad es el producto de las fiabilidades individuales El sistema falla cuando algún componente falla La fiabilidad del sistema es menor que cualquier fiabilidad individual.
En un pipeline, los riesgos estructurales:
Se producen debido a unidades funcionales totalmente segmentadas. Se producen si no se separa la caché de instrucciones de la de datos. A veces no se pueden evitar.
Son evitables, pero se encarece el hardware.
Con el uso de una arquitectura segmentada:
Disminuye el throughput. Mantiene inalterado el throughput. Disminuye la latencia Aumenta el throughput.
El rendimiento es una métrica
Directamente proporcional al tiempo de ejecución Más alta cuanto mayor es el tiempo de ejecución Independiente del tiempo de ejecución Inversa al tiempo de ejecución.
El simulador indica los CPI (Ciclos por instrucción) alcanzados
Verdadero Falso.
Indique cuál de las siguientes respuestas no fue un efecto de la aparición de los procesadores RISC Mejora de la capacidad disponible. Mejora del ratio coste/rendimiento. Dominio de computadores basados en microprocesador. El dominio del paralelismo a nivel de hilo.
Indique cuál de los siguiente no es un tipo de riesgo que puede producirse en un pipeline Riesgo estructural. Riesgo de datos. Riesgo de dependencia. Riesgo de control.
Un procesador de un único núcleo se clasifica como:
SIMD MISD MIMD SISID.
En un procesador MIPS con un pipeline de 5 etapas:
La latencia ideal es de 1 ciclo y el throughput es de 5 instrucciones por ciclo. La latencia ideal es de 1 ciclo y el throughput es de 1 instrucción ciclo. La latencia ideal es de 5 ciclos y el throughput es de 5 instrucciones por ciclo. La latencia ideal es de 5 ciclos y el throughput es de 1 instrucción ciclo.
En el contexto de máquinas virtuales, ¿qué se conoce como memoria real? Un nivel intermedio entre memoria virtual y física. La cantidad de memoria disponible para cada máquina virtual. La memoria virtual. La memoria física.
La efectividad aproximada del compilador para las bifurcaciones retrasadas con una ranura de retraso viene dada por el siguiente hecho: Rellena en torno al 80% de los slots de forma útil. Rellena en torno al 50% de los slots de forma útil. Rellena en torno al 100% de los slots de forma útil. Rellena en torno al 60% de los slots de forma útil.
En la política de escritura inmediata (write-through):
Se producen problemas de propagación y serialización. No se presentan problemas de rendimiento en SMPs. Todas las escrituras van al bus. Los aciertos de escritura no van al bus.
Seleccione la opción correcta sobre RAID 0
Usa códigos de Hamming La capacidad de almacenamiento es la suma de las capacidades individuales.
El principio de localidad:
Es una propiedad que solamente se puede explotar mediante memoria caché. Es una propiedad de los programas explotada por el hardware. Afecta exclusivamente a los datos, pero no a las instrucciones. Es una propiedad del hardware explotada por los programas.
En un procesador MIPS con un pipeline de cinco etapas, la extensión de signo de los desplazamientos se realiza en la etapa de: Decodificación Ejecución Memoria Captación.
Con la configuración inicial, ¿Qué operación representa el color verde de una instrucción? Ejecución (Execution) Memoria (Memory) Post-escritura (Write back) Captación (Fetch) Decodificación (Decode).
Un Warehouse-Scale Computer se clasifica como
SISD MISD MIMD SIMD.
En el caso de una predicción de salto a no-tomado:
El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario. El compilador no puede hacer nada. El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario La predicción se resuelve en tiempo de ejecución.
El primer microprocesador (Intel 4004) fue un microprocesador de
16 bits 8 bits 4 bits. 32 bits.
El mayor problema con RAID4 es:
Siempre pierde el 50% del espacio de almacenamiento. No ofrece tolerancia a fallos. El disco de paridad se convierte en un cuello de botella. La implementación es muy costosa.
¿Cuál no es una técnica de eficiencia energética en procesadores?
Desactivación del reloj de unidades inactivas Overclocking automático Escalado dinámico de voltaje y frecuencia Uso de memorias caché multinivel.
En los últimos años el ancho de banda de los procesadores Ha mejorado menos que la latencia Ha mejorado mucho más que la latencia.
En el caso de una predicción de salto a tomado:
El compilador no puede hacer nada. El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario. La predicción se resuelve en tiempo de ejecución.
El modelo de consistencia de memoria:
Afecta a la programabilidad del sistema ya que influye en la visión que el programador tiene de la memoria. Solamente afecta a la interacción caché-memoria siendo transparente para el resto del sistema.
No afecta al rendimiento puesto que es completamente transparente para el compilador. Solamente afecta al diseño del bus o red de interconexión para hacerlo transparente al resto del sistema.
Al reducir el tamaño de una memoria caché:
Se reduce la tasa de fallos. Se reduce el tiempo de transferencia. Se reduce el nivel de asociatividad. Se reduce el tiempo de búsqueda.
La optimización de reordenación de procedimientos:
Reduce los fallos de escritura en caché. Se realiza en tiempo de ejecución. Evita conflictos entre procedimientos coincidentes en el espacio Se realiza en tiempo de compilación.
La potencia dinámica
Crece linealmente con la frecuencia de conmutación Crece cuadráticamente con la frecuencia de conmutación Crece linealmente con el voltaje Es independiente de la frecuencia de conmutación.
SMP es:
Un tipo de multiprocesador con memoria compartida distribuida.1 Un procesador con memoria centralizada de acceso no uniforme. Un tipo de multiprocesador con memoria compartida centralizada. Single Mono Processor, un procesador de un solo core.
MSI es:
Multi Symmetric Instruction: ILP a nivel de multiprocesadores simétricos. Un protocolo de invalidación de caché basado en directorios. Un protocolo de invalidación de caché que asegura la coherencia de los datos y está basado en espionaje del bus. Un protocolo de actualización de caché que asegura la coherencia de los datos.
Indique qué característica de las siguientes NO pertenece a un directorio centralizado: Evita multidifusión (broadcast). Es un cuello de botella. Se puede tener problemas de escalabilidad, con el número de procesadores. Distintas peticiones de coherencia van a distintos directorios.
Un sistema de memoria es coherente si:
Cualquier escritura de una posición devuelve el valor más reciente que se haya escrito en esa posición. Cualquier escritura de una posición devuelve el valor más reciente que se haya leído en esa posición. Cualquier lectura de una posición devuelve el valor más reciente que se haya leído en esa posición. Cualquier lectura de una posición devuelve el valor más reciente que se haya escrito en esa posición.
Cada cuantos ciclos se puede iniciar una nueva suma en coma flotante 7 1 4 24.
Una barrera en la sincronización de procesos:
Es usada para la sincronizar fases de un programa, garantizando que ningún proceso la supera hasta que todos han llegado a ella. Permite hacer un multicast a todos los procesos enviándoles un valor. Se trata de un contador que cuando llega a un determinado valor se reinicia Permite hacer un multicast a todos los procesos solicitando un valor.
Un riesgo de tipo RAW:
No puede darse en un MIPS con pipeline de cinco etapas. Se conoce también como dependencia de salida. Se conoce también como dependencia verdadera.
Se conoce también como anti-dependencia.
Las arquitecturas vectoriales y las GPU...
Explotan el paralelismo en tareas altamente desacopladas. Explotan el paralelismo de datos aplicando una instrucción a varios datos en paralelo. Explotan el paralelismo de datos o tareas en hardware altamente acoplado, permitiendo interacción entre hilos Explotan el paralelismo de datos con ayuda del compilador.
El simulador indica los IPC (Instrucciones por ciclo) alcanzados
Verdadero Falso.
La política de ubicación con menor coste hardware es:
Correspondencia directa. Correspondencia totalmente asociativa. Correspondencia asociativa por conjuntos.
La ISA de MIPS:
Requiere que todos los datos/accesos estén alineados Es del tipo registro/memoria Utiliza bifurcaciones con condiciones sobre bits con código de condición. Utiliza instrucciones de longitud variable.
Para determinar si una determinada dirección de memoria se encuentra en una línea de caché Se comparan sus bits de etiqueta con los de la línea de caché. Se comparan sus bits de índice con los de la línea de caché. Se compara la dirección de memoria con la dirección de la línea de caché. Se comparan sus bits de desplazamiento con los de la línea de caché.
Se denomina bloque básico a:
Una bloque de código que se puede invocar desde varios puntos del programa Una secuencia de instrucciones en la que todos los saltos son incondicionales. Una secuencia de instrucciones sin saltos. Una secuencia de instrucciones que no incluye operaciones load/store.
La ISA de x86
Utiliza instrucciones de longitud variable Utiliza bifurcaciones sobre valores de registros Es del tipo load/store Requiere que todos los accesos estén alineados.
En el benchmark SPEC
Todos los programas son de aritmética en coma flotante Todos los programas son de aritmética entera Se mezclan programas de aritmética entera y aritmética flotante Todos los programas están escritos en Java, C o C++.
Se denomina hipervisor:
Al sistema operativo que se ejecuta dentro de una máquina virtual. A la aplicación que se ejecuta dentro de una máquina virtual Al monitor de máquinas virtuales A cada una de las máquinas virtuales que se ejecutan.
Con la configuración inicial, ¿Qué operación representa el color rojo de una instrucción? Post-escritura (Write back) Ejecución (Execution) Captación (Fetch) Decodificación (Decode) Memoria (Memory).
La suma entera para la fase de ejecución utiliza la unidad:
FP-DIV 0 EX FP Multiplier FP Adder.
En el simulador eduMips34 se pueden medir Solamente las detenciones de datos de tipo RAW y WAR Todas las detenciones debidas a riesgos de datos Solamente las detenciones de tipo RAW y WAW Solamente las detenciones de datos de tipo RAW.
Con la configuración inicial, ¿Qué operación representa el color morado de una instrucción? Captación (Fetch) Post-escritura (Write back) Memoria (Memory) Ejecución (Execution) Decodificación (Decode).
En un procesador MIPS con un pipeline de cinco etapas, la actualización del contador de programa se realiza en la etapa de: Ejecución. Decodificación. Captación. Memoria.
La optimización de fusión de arrays: Incrementa los conflictos. Mejora sobre todo la localidad temporal. Sustituye múltiples arrays por un array mayor que contiene al concatenación de los anteriores Transforma varios arrays del mismo tamaño en un array de estructuras.
En un sistema de memoria virtual, la política de identificación de páginas: Se gestiona mediante tablas de página en la sombra. Se gestiona mediante una tabla de páginas global. Se gestiona mediante tablas de páginas por proceso. Se gestiona mediante etiquetas dinámicas.
¿Qué funciones de seq_buffer pueden lanzar excepciones? El constructor y las funciones put() y get()
Solamente las funciones put() y get() Ninguna de las funciones miembro. Todas las funciones miembro.
¿Qué ocurre si se hace un put() sobre un seq_buffer que está vacío? El búfer se bloquea hasta que que se saque algún elemento Se amplía el tamaño del búfer y se inserta el valor. La operación se completa normalmente. Se lanza una exepción full_buffer.
¿Qué ocurre si se hace un put() sobre un locked_buffer que está lleno? La función devuelve inmediatamente el valor -1 La llamada se queda bloqueada hasta que se pueda realizar la inserción. Se lanza la excepción std::system_error. Se lanza la excepción full_buffer.
Si se comparan las funciones miembro is_full() y full() de locked_buffer: Las dos funciones están libres de carreras de datos. Solamente la función full() está libre de carreras de datos. Solamente la función is_full() está libre de carreras de datos. Ninguna de las dos funciones está libre de carreras de datos.
¿Qué ocurre si se hace un get() sobre un locked_buffer que está lleno? Se lanza la excepción full_buffer La función devuelve inmediatamente el valor solicitado. Se lanza la excepción std::system_error. El valor se obtiene normalmente.
¿Por qué se usa en atomic_buffer un valor de 64 en el atributo alingas? Porque se está ejecutando en una máquina de 64 bits Porque el tamaño de línea de caché es de 64 bytes. Porque un atomic<int> requiere 64 bits Porque dos atomic<int> requieren 64 bits (32 bits por valor).
En la ejecución del caso random con tamaño de buffer 2 y 1000 iteraciones, ¿Cuál es la solución más lenta? atomic_test locked_test seq_test.
En la ejecución del caso random con tamaño de buffer 2 y 1000000 iteraciones, ¿Cuál es la solución más lenta? atomic_test locked_test seq_test.
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