Cuestiones
ayuda
option
Mi Daypo

TEST BORRADO, QUIZÁS LE INTERESETest EDI UJA OR2018

COMENTARIOS ESTADÍSTICAS RÉCORDS
REALIZAR TEST
Título del test:
Test EDI UJA OR2018

Descripción:
Test EDI UJA OR2018

Autor:
Lo Blanco Del Jamón
(Otros tests del mismo autor)

Fecha de Creación:
19/05/2023

Categoría:
Informática

Número preguntas: 20
Comparte el test:
Facebook
Twitter
Whatsapp
Comparte el test:
Facebook
Twitter
Whatsapp
Últimos Comentarios
No hay ningún comentario sobre este test.
Temario:
Un sumador completo es un circuito secuencial con tres entradas y dos salidas. V F.
Se puede considerar una puerta XOR de cualquier número de entradas como un generador de paridad par V F.
Con un MUX de 3 entradas de control podemos implementar una puerta XOR de 4 entradas V F.
En un biestable con las entradas J y K conectadas a "1 " y las entradas asíncronas inactivas, la salida dependerá del valor en el instante anterior V F.
EI formato signo-magnitud permite representar números enteros reales dentro de su rango, pero solamente si son positivos V F.
EI formato IEEE 754 permite representar valores numéricos y también caracteres alfanuméricos V F.
EI Código ASCII tiene distintas representaciones para el carácter "5" y para el valor numérico 5 V F.
Los biestables son dispositivos combinacionales y se pueden implementar mediante dispositivos secuenciales V F.
Un circuito contador asíncrono no tiene entrada/s asíncrona/s V F.
Un MUX de 3 entradas de control permite implementar un conversor de BCD a decimal V F.
EI margen de ruido determina la inmunidad al ruido de una puerta lógica V F.
EI fan-out determina el mínimo número de puertas que se pueden conectar a la salida de una puerta lógica, V F.
La disipación de potencia de la familia lógica con tecnología TTL es menor que en la familia lógica con tecnología CMOS. V F.
En un mapa de Karnaugh de 4 variables se obtiene un término suma de dos variables al simplificar un grupo de 4 celdas con valor "1". V F.
En lógica negativa una tensión de 0V puede representar un '1' lógico. V F.
EI diagrama de estados define el comportamiento de un sistema secuencial. V F.
EL biestable T se puede formar a partir de un biestable J-K con sus entradas J = 1 y K = 1 V F.
Las entradas asíncronas en los biestables afectan a las salidas cuando se activa la señal de reloj V F.
Un biestable es el dispositivo encargado de almacenar un bit y de mantener dicho valor hasta que sea sustituido por otro. V F.
Si un decodificador de 4 líneas a 16 lineas con salidas activas a nivel alto muestra un nivel alto en la salida decimal 12 (y bajo en el resto de salidas), sus entradas son A3A2A1A0 = 1100. V F.
Denunciar test Condiciones de uso