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TEST BORRADO, QUIZÁS LE INTERESETest de ejercicios OC en orden

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Título del test:
Test de ejercicios OC en orden

Descripción:
Test ejercicios OC

Autor:
David
(Otros tests del mismo autor)

Fecha de Creación:
17/01/2022

Categoría:
Universidad

Número preguntas: 55
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Temario:
¿Cuál es el tiempo final de ejecución de esta secuencia si al inicio del bucle $4 es $2+304? 763 ciclos. 20 ciclos Otro valor distinto. Esto no puede saberse sólo con la imagen proporcionada.
¿Cuál es el tiempo final de ejecución de esta secuencia si al inicio del bucle $4 es $2+304? 1181 ciclos. 31 ciclos Otro valor distinto. Esto no puede saberse sólo con la imagen proporcionada.
Para el procesador MIPS estudiado en clase, que teniendo un banco de registros entero y otro punto flotante, se necesita un ciclo completo para accederlos, ¿cuál es el tiempo final de ejecución de esta secuencia si al inicio del bucle $4 es $2+440? Otro valor distinto. 3194 ciclos. 2204 ciclos. 3085 ciclos.
Para el procesador MIPS estudiado en clase, ¿a qué son debidas las detenciones de los ciclos [12 - 15] de la siguiente secuencia? A un riesgo estructural. A un riesgo de control. Con la imagen no es posible saber ese dato. A un riesgo de datos.
Para el procesador MIPS estudiado en clase selecciona qué ocurrirá en el ciclo 16 de la siguiente secuencia: La instrucción s.d lee F0 del banco de registros y realizará su etapa MEM. La instrucción s.d tiene otro ciclo de detención. La instrucción s.d recibe F0 por adelantamiento y realiza su etapa MEM. La instrucción mul.d tiene un ciclo de detención.
Para el procesador MIPS estudiado en clase, ¿a qué se debe la detención del ciclo 16 de la siguiente secuencia? Eso no puede saberse con esta imagen. A un riesgo de datos. A un riesgo estructural. A un riesgo de control.
Para el procesador MIPS estudiado en clase selecciona qué ocurrirá en el ciclo 20 de la siguiente secuencia: La instrucción s.d tiene otro ciclo de detención. La instrucción s.d realizará su etapa EX. La instrucción s.d realizará su etapa ID. La instrucción s.d realizará la decodificación pero no la lectura de los registros.
Para el procesador MIPS estudiado en clase, ¿a qué instrucción corresponde la etapa IF que se ejecuta en el ciclo 18 de la siguiente secuencia? A la instrucción l.d $F0, 0($2) A la instrucción que esté almacenada en memoria de instrucciones justo debajo del salto. Con la imagen no es posible saber ese dato. A la instrucción de salto.
Para el procesador MIPS estudiado en clase selecciona qué ocurrirá en el ciclo 25 de la siguiente secuencia: Si el salto tiene un hueco de retardo y se aplica vaciado del cauce, se desaloja del cauce la instrucción que había empezado a ejecutarse en el ciclo anterior y se inserta un ciclo de parada. Si el salto tiene tres huecos de retardo y se aplica predecir no tomado, se desaloja del cauce la instrucción que había empezado a ejecutarse en el ciclo anterior. Si el salto tiene tres huecos de retardo se habrá resuelto el salto y se puede comenzar la etapa IF de la primera instrucción de la siguiente iteración del bucle. Si el salto tiene tres huecos de retardo y se aplica vaciado del cauce, se desaloja del cauce la instrucción que había empezado a ejecutarse en el ciclo anterior.
Para el procesador MIPS con adelantamiento estudiado en clase, ¿qué ocurre en el ciclo 6? La instrucción mul.s recibe por adelantamiento el valor del registro F6 y puede realizar su etapa M1. La instrucción mul.s tiene un ciclo de detención. La instrucción mul.s recibe por adelantamiento el valor del registro F0 y puede realizar su etapa M1. La instrucción mul.s lee directamente del banco de registros sus dos operandos fuente y puede realizar su etapa M1.
Para el procesador MIPS estudiado en clase sin adelantamiento hardware, teniendo un banco de registros entero y otro punto flotante, aunque en ambos casos el acceso al banco de registros se hace durante un ciclo completo, ¿qué ocurrirá en el ciclo 5 de la siguiente secuencia? La instrucción add.d realizará la decodificación pero no la lectura de los registros. La instrucción add.d realizará su etapa A1. La instrucción add.s tiene otro ciclo de detención. La instrucción add.s realiza su etapa ID para acceder al banco de registros a leer sus operandos fuente.
Para el procesador MIPS estudiado en clase sin adelantamiento hardware, teniendo un banco de registros entero y otro punto flotante, aunque en ambos casos el acceso al banco de registros se hace durante un ciclo completo, ¿qué ocurrirá en el ciclo 23 de la siguiente secuencia? La instrucción addi $2, $2, #4 tiene un ciclo de detención. La instrucción s.s $F4, 0($3) realiza la decodificación pero no la lectura de los registros fuente. La instrucción s.s $F4, 0($3) tiene otro ciclo de detención. La instrucción s.s $F4, 0($3) realiza su etapa ID.
Sea un procesador similar a MIPS pero que necesita un ciclo completo para acceder al banco de registros, aunque tiene un banco de registros entero y otro de punto flotante. Además, las instrucciones se detienen en su etapa ID tantos ciclos como sea necesario para forzar la terminación en orden. Para la traza mostrada en la figura, ¿qué está pasando en el ciclo 5 de la siguiente secuencia? En ese ciclo no hay adelantamiento porque ya se ha producido en el ciclo anterior. Se produce un adelantamiento desde el campo EX/MEM.ALUOutput a la entrada de la UF de la suma en PF. Se produce un adelantamiento desde el campo MEM/WB.lmd a la entrada de la UF de la suma en PF. Se produce un adelantamiento desde el campo MEM/WB.ALUOutput a la entrada de la UF de la suma en PF.
Sea el procesador cuya traza se muestra en la figura donde la etapa F realiza la búsqueda de la instrucción, la etapa D la descodificación, la etapa B la búsqueda de operandos, la etapa X realiza la fase de ejecución (dura 1 ciclo para las instrucciones enteras, 2 para las sumas en PF y 4 para las multiplicaciones en PF), las etapas M1 y M2 el acceso a memoria de datos (el acceso a la memoria de datos está segmentado) y la etapa W escribe en los registros. Si los saltos se resuelven al final de la etapa X y el acceso al banco de registros necesita un ciclo completo, ¿qué está pasando en el ciclo 8 de la figura? Se produce un adelantamiento desde el campo M2/W.lmd a la entrada de la UF de la multiplicación en PF. Se produce un adelantamiento desde el campo M2/W.ALUOutput a la entrada de la UF de la multiplicación en PF. En ese ciclo no hay adelantamiento porque ya se ha producido en el ciclo anterior. Se produce un adelantamiento desde el campo X/M1.ALUOutput a la entrada de la UF de la multiplicación en PF.
Sea el procesador cuya traza se muestra en la figura donde la etapa F realiza la búsqueda de la instrucción, la etapa D la descodificación, la etapa B la búsqueda de operandos, la etapa X realiza la fase de ejecución (dura 1 ciclo para las instrucciones enteras, 2 para las sumas en PF y 4 para las multiplicaciones en PF), las etapas M1 y M2 el acceso a memoria de datos (el acceso a la memoria de datos está segmentado) y la etapa W escribe en los registros. Si los saltos se resuelven al final de la etapa X y el acceso al banco de registros necesita un ciclo completo, ¿qué está pasando en el ciclo 12 de la figura? Se produce un adelantamiento desde el campo X4/M1.ALUOutput a la entrada de la UF de la suma en PF. En ese ciclo no hay adelantamiento porque ya se ha producido en el ciclo anterior. Se produce un adelantamiento desde el campo X4/M1.LMD a la entrada de la UF de la suma en PF. Se produce un adelantamiento desde el campo M1/M2.ALUOutput a la entrada de la UF de la suma en PF.
Sea el procesador cuya traza se muestra en la figura donde la etapa F realiza la búsqueda de la instrucción, la etapa D la descodificación, la etapa B la búsqueda de operandos, la etapa X realiza la fase de ejecución (dura 1 ciclo para las instrucciones enteras, 2 para las sumas en PF y 4 para las multiplicaciones en PF), las etapas M1 y M2 el acceso a memoria de datos (el acceso a la memoria de datos está segmentado) y la etapa W escribe en los registros. Si los saltos se resuelven al final de la etapa X y el acceso al banco de registros necesita un ciclo completo, ¿qué está pasando en el ciclo 15 de la figura? En ese ciclo no hay adelantamiento porque ya se ha producido en el ciclo anterior. Se produce un adelantamiento desde el campo M1/M2.ALUOutput a la entrada de la memoria de datos. Se produce un adelantamiento a la entrada de la memoria de datos del valor a almacenar. Se produce un adelantamiento a la entrada de la memoria de datos del valor para calcular la dirección de acceso a memoria.
Para el procesador MIPS de la traza de la figura, ¿qué estrategia se está utilizando en la resolución del salto de acuerdo a la imagen? Predecir tomado. Salto retardado. Predecir no tomado. Vaciado del cauce.
Para el procesador MIPS estudiado en clase, que teniendo un banco de registros entero y otro punto flotante, se necesita un ciclo completo para accederlos, ¿qué estrategia se está usando en la resolución del salto en la siguiente secuencia? Podrían estarse usando vaciado del cauce, predecir no tomado y salto retardado. Se está usando predecir tomado. Sólo podrían estarse usando vaciado del cauce y predecir no tomado. Sólo podría estarse usando vaciado del cauce.
Tenemos un procesador con el siguiente cauce: F D X M C W donde el salto se resuelve en la etapa X. En la primera etapa (F) hay una BTB que contiene los destinos de aquellos saltos que se predicen como tomados. El 90% de las veces que se ejecuta un salto se encuentra ya alojado en la BTB y la tasa de acierto de su predicción es del 95%. Si un salto no se encuentra en la BTB se utiliza la estrategia de predecir no tomado. Se ha medido que en el conjunto de programas habituales se ejecutan un 15% de saltos, de los cuales el 60% son tomados. ¿Cuál de las siguientes afirmaciones es cierta? Sólo los saltos que no estén en la BTB tendrán penalización. Tanto los saltos que resulten ser tomados como no tomados tendrán penalización si falla la predicción de la BTB. Sólo los saltos que estén en la BTB tendrán penalización. Sólo los saltos que resulten ser tomados tendrán penalización si falla la predicción de la BTB.
Tenemos un procesador con su cauce segmentado en las siguientes 8 etapas: F1 F2 D B X M1 M2 WB donde el salto se resuelve al final de la etapa X. Se ha medido que en el conjunto de programas habituales se ejecutan un 15% de saltos que resultan ser tomados y un 5% de saltos que resultan ser no tomados. Suponiendo que los saltos son la única fuente de detenciones, ¿cuál será el CPI si el salto aplica la estrategia de vaciado del cauce? Otro valor distinto. CPI = 1,6 ciclos. CPI = 1,2 ciclos. CPI = 1,8 ciclos.
Tenemos un procesador con el siguiente cauce: F D X1 M1 X2 M2 W donde se calcula el destino del salto en a etapa X1 y la condición en la etapa X2. Se ha medido que en el conjunto de programas habituales se ejecutan un 5% de saltos incondicionales, 15% de saltos condicionales, con un 60% de los mismos tomados. ¿Cuál sería la Penalización si se aplica la estrategia de Predecir Tomado para el caso del "Salto incondicional" de la siguiente figura? 0 ciclos. 4 ciclos. 2 ciclos. 3 ciclos.
Tenemos un procesador con su cauce segmentado en las siguientes 8 etapas: F1 F2 D B X M1 M2 WB donde el salto se resuelve al final de la etapa X. En la etapa F1 se dispone de una BTB con un 80% de probabilidad de que el salto se encuentre en la tabla y un 95% de probabilidad de que se acierte la predicción. Esta BTB sólo almacena los saltos predichos como tomados mientras que si el salto no está en la tabla se aplica por defecto predecir no tomado. Se ha medido que en el conjunto de programas habituales se ejecutan un 15% de saltos que resultan ser tomados y un 5% de saltos que resultan ser no tomados. ¿Cuál sería la expresión de la probabilidad para el caso "No Está en la BTB y el salto resulta ser Tomado" de la siguiente figura? 0,8 x 0,05 0,8 x 0,15 0,2 x 0,15 0,2 x 0,05.
Tenemos un procesador con el siguiente cauce: F D X M C W donde el salto se resuelve en la etapa X. En la primera etapa (F) hay una BTB que contiene los destinos de aquellos saltos que se predicen como tomados. El 90% de las veces que se ejecuta un salto se encuentra ya alojado en la BTB y la tasa de acierto de su predicción es del 95%. Si un salto no se encuentra en la BTB se utiliza la estrategia de predecir no tomado. Se ha medido que en el conjunto de programas habituales se ejecutan un 15% de saltos, de los cuales el 60% son tomados. ¿Cuál será el valor que debería aparecer en la columna "Penalización" para el caso "Condicional tomado que no está en la BTB" de la siguiente figura? 3 ciclos. 2 ciclos. 1 ciclo. 0 ciclos.
En el procesador MIPS estudiado en clase y un conjunto de aplicaciones con la siguiente distribución de instrucciones: 40% son operaciones ALU. 25% son cargas. 15% son almacenamientos. 10% saltos condicionales que resultan ser tomados. 5% saltos condicionales que resultan ser no tomados. 5% saltos incondicionales. Si sólo los saltos pueden provocar detenciones, ¿cuál será el CPI si el salto sólo tiene un hueco de retardo en el que se aplica predecir no tomado? CPI = 1,15 ciclos. CPI = 1,10 ciclos. Otro valor distinto. CPI = 1,05 ciclos.
Tenemos una máquina donde se ha medido que las aplicaciones habituales tienen la siguiente distribución de instrucciones: Se ha observado que en dichas aplicaciones el 15% de sus instrucciones componen la siguiente secuencia de instrucciones: LD F0, 0(R1) LD F2, 0(R2) MULTD F4, F2, F0 SD 0(R3), F4 ADDi R1, R1, 4 ADDi R2, R2, 4 Se está estudiando realizar una modificación que consistiría en introducir una nueva instrucción MULTDM R3, R1, R2 que sustituya a la secuencia anterior haciendo lo mismo, y que en media tendría un CPI de 1.5, manteniendo los otros tipos de instrucciones el CPI que tenían anteriormente. ¿Cuál es el CPI de la máquina original? 1,29 ciclos/instrucción. 1,345 ciclos/instrucción. 1 ciclos/instrucción. 1,328 ciclos/instrucción.
Tenemos un procesador donde las aplicaciones habituales tienen un 45% de instrucciones ALU (con un CPI de 1.15), un 20% de cargas (con un CPI de 1.2), un 10% de almacenamientos (con un CPI de 1.3), y un 25% de saltos (con un CPI de 1.4). Se ha observado que en dichas aplicaciones el 18% de sus instrucciones componen la siguiente secuencia de instrucciones: LD F0, 0(R1) LD F2, 0(R2) MULTD F4, F0, F2 SD 0(R3), F4 Se está estudiando realizar una modificación que consistiría en introducir una nueva instrucción MULTDM R3, R1, R2 que sustituya a las anteriores haciendo lo mismo, y que en media tendría un CPI de 1.9, manteniendo los otros tipos de instrucciones el CPI que tenían anteriormente. Si la tabla de variaciones es la siguiente: ¿Cuál será el valor en la columna "Porcentaje Nuevo" para las instrucciones Cargas? 11 12,72 12 13.
Tenemos un procesador donde las aplicaciones habituales tienen un 50% de instrucciones ALU (con un CPI de 1.1), un 25% de cargas (con un CPI de 1.4), un 10% de almacenamientos (con un CPI de 1.5), y un 15% de saltos (con un CPI de 1.7). Se ha observado que en dichas aplicaciones el 9% de sus instrucciones componen la siguiente secuencia de instrucciones: lw r2, 0(r1) addi r2, r2, #1 sw 0(r1), r2 Se está estudiando realizar una modificación que consistiría en introducir una nueva instrucción inc 0(r1) que sustituya a las anteriores haciendo lo mismo, y que en media tendría un CPI de 1.25, manteniendo los otros tipos de instrucciones el CPI que tenían anteriormente. Por contra, para poder ejecutar esta nueva instrucción en el mismo cauce tenemos que aumentar el ciclo de reloj un determinado porcentaje que llamaremos X%. Si la tabla de variaciones es la siguiente: ¿Para qué valores de X% es interesante esta modificación? Sólo si X > 1,3 Sólo si X > 6% Sólo si X < 1,067% Sólo si X < 6,7%.
Considera un sistema con una memoria caché unificada y mononivel de 2 Mpalabras donde el tamaño de bloque es de 1 KByte y la política de correspondencia es asociativa por conjuntos de 4 vías. La política de reemplazo es LRU, implementada con contadores. El tamaño de la memoria física es de 4 Gpalabras, con palabras de 4 Bytes, y se direcciona a nivel de palabra. En un momento dado, el estado del conjunto 0 de caché es el mostrado en la figura. Para cada bloque de caché de este conjunto (de B0 a B3), se muestra el bloque de memoria principal que contiene y el estado de su contador. Si la CPU solicita acceder a la dirección 0x00B80000 ¿qué efecto producirá esto en caché? B3 VACIO-3 La dirección solicitada no se buscará en el conjunto 0 Se produce un acierto en el bloque 0 (B0) del conjunto 0 Se produce un acierto en el bloque 2 (B2) del conjunto 0 Se llena el bloque 3 (B3) del conjunto 0.
Considera un sistema con una memoria caché unificada y mononivel de 1 Mpalabras donde el tamaño de bloque es de 1 KByte y la política de correspondencia es asociativa por conjuntos de 4 vías. La política de reemplazo es LRU, implementada con contadores. El tamaño de la memoria física es de 4 Gpalabras, con palabras de 4 Bytes, y se direcciona a nivel de palabra. En un momento dado, el estado del conjunto 0 de caché es el mostrado en la figura. Para cada bloque de caché de este conjunto (de B0 a B3), se muestra el bloque de memoria principal que contiene y el estado de su contador. Si la CPU solicita acceder a la dirección 0x000C0004, e inmediatamente después a la dirección 0x000C0008 ¿cuál será el estado final del conjunto 0? 2-3-4-0 0-1-2-3 1-2-3-0 2-3-0-1.
Considera un sistema con una caché mononivel y unificada de 1 Mpalabras donde se direcciona a nivel de palabra, con palabras de 4 Bytes. Las direcciones físicas tienen una anchura de 30 bits, 10 de los cuales corresponden al índice y 12 corresponden a la etiqueta. La política de reemplazo es LRU, implementada con contadores. En un momento dado, el estado de los conjuntos 0 y 1 de caché es el mostrado en la figura. Para cada bloque de caché de estos conjuntos (de B0 a B3), se muestra el bloque de memoria principal que contiene y el estado de su contador. Si la CPU solicita acceder a la dirección 0x0F0C0001 ¿qué efecto producirá esto en caché? Se produce un acierto en el bloque 2 (B2) del conjunto 0 Se produce un reemplazo en el bloque 3 (B3) del conjunto 1 Se produce un reemplazo en el bloque 2 (B2) del conjunto 0 Se produce un acierto en el bloque 0 (B0) del conjunto 0.
Considera un sistema con una caché mononivel y unificada de 1 Mpalabras donde se direcciona a nivel de palabra, con palabras de 4 Bytes. Las direcciones físicas tienen una anchura de 30 bits, 10 de los cuales corresponden al índice y 12 corresponden a la etiqueta. La política de reemplazo es LRU, implementada con contadores. En un momento dado, el estado de los conjuntos 0 y 1 de caché es el mostrado en la figura. Para cada bloque de caché de estos conjuntos (de B0 a B3), se muestra el bloque de memoria principal que contiene y el estado de su contador. Si la CPU solicita acceder a la dirección 0x0F0D0100 ¿qué efecto producirá esto en caché? Se produce un reemplazo en el bloque 3 (B3) del conjunto 1 Se produce un acierto en el bloque 3 (B3) del conjunto 1 La dirección solicitada no se buscará en ninguno de esos dos conjuntos Se produce un reemplazo en el bloque 2 (B2) del conjunto 0.
Considera un sistema con una caché mononivel y unificada de 1 Mpalabras donde se direcciona a nivel de palabra, con palabras de 4 Bytes. Las direcciones físicas tienen una anchura de 30 bits, 10 de los cuales corresponden al índice y 12 corresponden a la etiqueta. La política de reemplazo es LRU, implementada con contadores. En un momento dado, el estado de los conjuntos 0 y 1 de caché es el mostrado en la figura. Para cada bloque de caché de estos conjuntos (de B0 a B3), se muestra el bloque de memoria principal que contiene y el estado de su contador. Si la CPU solicita acceder a la dirección 0x0F0801AB ¿qué efecto producirá esto en caché? La dirección solicitada no se buscará en ninguno de esos dos conjuntos Se produce un acierto en el bloque 3 (B3) del conjunto 1 Se produce un acierto en el bloque 0 (B0) del conjunto 1 Se produce un reemplazo en el bloque 2 (B2) del conjunto 0.
Un sistema tiene un CPI ideal (caché sin fallos) de 2 ciclos. Supóngase que el 30% de las instrucciones son cargas y almacenamientos (por tanto, en el resto de casos sólo se accede a memoria para cargar la instrucción). El sistema tiene una memoria caché unificada y mononivel cuyo tiempo de servicio en caso de acierto es de 1 ciclo y cuya tasa de acierto es del 97%. El tiempo de servir una referencia desde memoria principal a caché es de 100 ciclos. La jerarquía de memoria no consta de más niveles ¿Cuál es el CPI real del sistema? 4 ciclos 5,9 ciclos 6 ciclos 7,2 ciclos.
Un sistema tiene un CPI ideal (caché sin fallos) de 2 ciclos. Supóngase que el 10% de las instrucciones son cargas y almacenamientos (por tanto, en el resto de casos sólo se accede a memoria para cargar la instrucción). El sistema tiene una memoria caché unificada y mononivel cuyo tiempo de servicio en caso de acierto es de 1 ciclo y cuya tasa de acierto es del 95%. El tiempo de servir una referencia desde memoria principal a caché es de 100 ciclos. La jerarquía de memoria no consta de más niveles ¿Cuál es el CPI real del sistema? 8,6 ciclos 7,5 ciclos 6 ciclos 8 ciclos.
Considera un sistema con una memoria caché unificada de dos niveles. El tiempo de servicio en caso de acierto en el primer nivel es de 1 ciclo, y su tasa de fallos es del 2%. La tasa de fallos del segundo nivel es del 12% y el tiempo de servir una referencia desde este nivel al primero es de 13 ciclos. El tiempo de servir una referencia desde memoria principal al segundo nivel de caché es de 50 ciclos. La jerarquía de memoria no consta de más niveles. ¿Cuál es el tiempo medio de acceso a memoria? 1,3288 ciclos 4,8 ciclos 1,38 ciclos 4,288 ciclos.
Un sistema tiene un CPI ideal (caché sin fallos) de 2 ciclos. Supóngase que el 40% de las instrucciones son cargas y almacenamientos (por tanto, en el resto de casos sólo se accede a memoria para cargar la instrucción). El sistema tiene una memoria caché unificada y mononivel cuyo tiempo de servicio en caso de acierto es de 1 ciclo y cuya tasa de acierto es del 92%. El tiempo de servir una referencia desde memoria principal a caché es de 100 ciclos. La jerarquía de memoria no consta de más niveles ¿Cuál es el CPI real del sistema? 11 ciclos 13,2 ciclos 9 ciclos 14,6 ciclos.
Considera un sistema con una memoria caché unificada de dos niveles. El tiempo de servicio en caso de acierto en el primer nivel es de 2 ciclos, y su tasa de fallos es del 1%. La tasa de fallos del segundo nivel es del 14% y el tiempo de servir una referencia desde este nivel al primero es de 11 ciclos. El tiempo de servir una referencia desde memoria principal al segundo nivel de caché es de 50 ciclos. La jerarquía de memoria no consta de más niveles. ¿Cuál es el tiempo medio de acceso a memoria? 3,446 ciclos 2,18 ciclos 2,1446 ciclos 3,8 ciclos.
Considera un sistema con una memoria caché unificada de dos niveles. El tiempo de servicio en caso de acierto en el primer nivel es de 3 ciclos, y su tasa de fallos es del 0,5%. La tasa de fallos del segundo nivel es del 14% y el tiempo de servir una referencia desde este nivel al primero es de 11 ciclos. El tiempo de servir una referencia desde memoria principal al segundo nivel de caché es de 50 ciclos. La jerarquía de memoria no consta de más niveles. ¿Cuál es el tiempo medio de acceso a memoria? 3,9 ciclos 3,673 ciclos 3,0673 ciclos 3,09 ciclos.
Sea un sistema con memoria caché mononivel y unificada, que tiene una tasa de fallos del 0.5% y un tiempo de servicio de 20 ciclos. En el sistema se direcciona a nivel de palabra, con un tamaño de bloque de 4 Kpalabras. La CPU genera 10 referencias por segundo a memoria, de las cuales sólo el 25% son escrituras (el resto son lecturas de datos e instrucciones), y en cualquier momento el 15% de los bloques de caché han sido modificados. El sistema emplea postescritura en caso de acierto en escritura y carga en escritura en caso de fallo en escritura. Asumiendo que la caché se encuentra llena por llevar mucho tiempo operando, el tráfico entre caché y memoria principal generado ÚNIÇAMENTE por las postescrituras de bloques desde caché a memoria principal será, aproximadamente: 20480 x 10 palabras/segundo 23552 x 10 palabras/segundo 768 x 10 palabras/segundo 3072 x 10 palabras/segundo.
Sea un sistema con memoria caché mononivel y unificada, que tiene una tasa de fallos del 1% y un tiempo de servicio de 20 ciclos. En el sistema se direcciona a nivel de palabra, con un tamaño de bloque de 4 Kpalabras. La CPU genera 10 referencias por segundo a memoria, de las cuales sólo el 25% son escrituras (el resto son lecturas de datos e instrucciones), y en cualquier momento el 10% de los bloques de caché han sido modificados. El sistema emplea postescritura en caso de acierto en escritura y carga en escritura en caso de fallo en escritura. Asumiendo que la caché se encuentra llena por llevar mucho tiempo operando, el tráfico entre caché y memoria principal generado ÚNIÇAMENTE por las postescrituras de bloques desde caché a memoria principal será, aproximadamente: 1024 x 10 palabras/segundo 40960 x 10 palabras/segundo 22528 x 10 palabras/segundo 4096 x 10 palabras/segundo.
Sea un sistema con memoria caché mononivel y unificada, que tiene una tasa de fallos del 1% y un tiempo de servicio de 20 ciclos. En el sistema se direcciona a nivel de palabra, con un tamaño de bloque de 4 Kpalabras. La CPU genera 10 referencias por segundo a memoria, de las cuales sólo el 25% son escrituras (el resto son lecturas de datos e instrucciones), y en cualquier momento el 20% de los bloques de caché han sido modificados. El sistema emplea postescritura en caso de acierto en escritura y carga en escritura en caso de fallo en escritura. Asumiendo que la caché se encuentra llena por llevar mucho tiempo operando, el tráfico entre caché y memoria principal generado ÚNIÇAMENTE por las postescrituras de bloques desde caché a memoria principal será, aproximadamente: 49152 x 10 palabras/segundo 8192 x 10 palabras/segundo 2048 x 10 palabras/segundo 40960 x 10 palabras/segundo.
Considera un sistema con memoria virtual que emplea segmentación paginada, donde las tablas de segmentos y de páginas se almacenan en memoria principal. En el sistema se direcciona a nivel de palabra, siendo el tamaño de palabra de 4 bytes. Las direcciones virtuales tienen una longitud de 32 bits, de los cuales 8 indican una página dentro del segmento referenciado y 16 corresponden al desplazamiento de página. Las direcciones físicas tienen una longitud de 26 bits. El sistema cuenta con un TLB que tiene 4 entradas. En un momento dado, el estado del TLB, la tabla de segmentos y ciertas zonas de memoria principal es el mostrado en la figura. Si la CPU solicita acceder a la dirección 0x03FFF040 ¿cuál será el resultado de la traducción de la dirección virtual en física? Se produce un acierto en el TLB, dando como resultado la traducción 3020000 Se produce un fallo en el TLB, pero un acierto en las tablas de segmentos y páginas, dando como resultado la traducción 3020040 Se produce un fallo en el TLB, pero un acierto en las tablas de segmentos y páginas, dando como resultado la traducción 3020000 Se produce un fallo en el TLB y en las tablas de segmentos y páginas, y por tanto no se obtiene traducción.
Considera un sistema con memoria virtual que emplea segmentación paginada, donde las tablas de segmentos y de páginas se almacenan en memoria principal. En el sistema se direcciona a nivel de palabra, siendo el tamaño de palabra de 4 bytes. Las direcciones virtuales tienen una longitud de 32 bits, de los cuales 8 indican una página dentro del segmento referenciado y 16 corresponden al desplazamiento de página. Las direcciones físicas tienen una longitud de 26 bits. El sistema cuenta con un TLB que tiene 4 entradas. En un momento dado, el estado del TLB, la tabla de segmentos y ciertas zonas de memoria principal es el mostrado en la figura. Si la CPU solicita acceder a la dirección 0x07AC0002 ¿cuál será el resultado de la traducción de la dirección virtual en física? Se produce un fallo en el TLB y en las tablas de segmentos y páginas, y por tanto no se obtiene traducción Se produce un acierto en el TLB, dando como resultado la traducción 2EB0002 Se produce un fallo en el TLB, pero un acierto en las tablas de segmentos y páginas, dando como resultado la traducción 20AAC00 Se produce un acierto en el TLB, dando como resultado la traducción 1DF07AC.
Considera un sistema con memoria virtual que emplea segmentación paginada, donde las tablas de segmentos y de páginas se almacenan en memoria principal. En el sistema se direcciona a nivel de palabra, siendo el tamaño de palabra de 4 bytes. Las direcciones virtuales tienen una longitud de 32 bits, de los cuales 8 indican una página dentro del segmento referenciado y 16 corresponden al desplazamiento de página. Las direcciones físicas tienen una longitud de 26 bits. El sistema cuenta con un TLB que tiene 4 entradas. En un momento dado, el estado del TLB, la tabla de segmentos y ciertas zonas de memoria principal es el mostrado en la figura. Si la CPU solicita acceder a la dirección 0x020A07AC ¿cuál será el resultado de la traducción de la dirección virtual en física? Se produce un fallo en el TLB y en las tablas de segmentos y páginas, y por tanto no se obtiene traducción Se produce un acierto en el TLB, dando como resultado la traducción 2EB020A Se produce un fallo en el TLB, pero un acierto en las tablas de segmentos y páginas, dando como resultado la traducción 03FFF00 Se produce un acierto en el TLB, dando como resultado la traducción 30807AC.
Considera un sistema con memoria virtual implementada mediante paginación. En el sistema se direcciona a nivel de palabra. Las direcciones virtuales tienen una longitud de 36 bits, de los cuales 12 corresponden al desplazamiento de página. Las direcciones físicas tienen una longitud de 28 bits. El sistema cuenta con un TLB que tiene 4 entradas. Si en un momento dado, la CPU solicita acceder a la dirección 0x0AB06FF01 y esto produce un acierto en el TLB ¿cuál debe ser el valor de la etiqueta de la entrada del TLB donde se ha producido el acierto? 06FF01 0AB06F F01 0AB.
Considera un sistema con memoria virtual implementada mediante paginación. En el sistema se direcciona a nivel de palabra. Las direcciones virtuales tienen una longitud de 36 bits, de los cuales 20 corresponden al desplazamiento de página. Las direcciones físicas tienen una longitud de 28 bits. El sistema cuenta con un TLB que tiene 4 entradas. Si en un momento dado, la CPU solicita acceder a la dirección 0x0AB06FF01 y esto produce un acierto en el TLB ¿cuál debe ser el valor de la etiqueta de la entrada del TLB donde se ha producido el acierto? 0AB0 FF01 6FF01 0AB06.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra, con palabras de 4 bytes. El espacio de direcciones virtuales es de 64 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 4 Kpalabras. El tamaño de la memoria física es de 16 Gpalabras. El sistema dispone de una memoria caché mononivel, unificada y física de 64 Kpalabras. El tamaño de bloque es de 16 palabras. ¿Cuál debe ser el grado de asociatividad mínimo para que la caché pueda configurarse como virtualmente indexada y físicamente etiquetada? 8 vías 16 vías 2 vías 4 vías.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra, con palabras de 4 bytes. El espacio de direcciones virtuales es de 64 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 16 Kpalabras. El tamaño de la memoria física es de 16 Gpalabras. El sistema dispone de una memoria caché mononivel, unificada y física de 256 Kpalabras. El tamaño de bloque es de 16 palabras. ¿Cuál debe ser el grado de asociatividad mínimo para que la caché pueda configurarse como virtualmente indexada y físicamente etiquetada? 2 vías 8 vías 4 vías 16 vías.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra, con palabras de 4 bytes. El espacio de direcciones virtuales es de 64 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 4 Kpalabras. El tamaño de la memoria física es de 16 Gpalabras. El sistema dispone de una memoria caché mononivel, unificada y física de 128 Kpalabras. El tamaño de bloque es de 16 palabras. ¿Cuál debe ser el grado de asociatividad mínimo para que la caché pueda configurarse como virtualmente indexada y físicamente etiquetada? 8 vías 4 vías 16 vías 32 vías.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra. El espacio de direcciones virtuales es de 16 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 16 Kpalabras. El tamaño de la memoria física es de 8 Gpalabras. El sistema dispone de un TLB de 4 entradas donde, además de los bits imprescindibles para realizar la traducción de direcciones virtuales a direcciones físicas, hay 3 bits de control. ¿Cuál es el tamaño de memoria necesario para implementar cada entrada del TLB? 37 bits 45 bits 42 bits 34 bits.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra. El espacio de direcciones virtuales es de 64 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 64 Kpalabras. El tamaño de la memoria física es de 1 Gpalabras. El sistema dispone de un TLB de 4 entradas donde, además de los bits imprescindibles para realizar la traducción de direcciones virtuales a direcciones físicas, hay 3 bits de control. ¿Cuál es el tamaño de memoria necesario para implementar cada entrada del TLB? 37 bits 33 bits 40 bits 36 bits.
Considera un sistema con memoria virtual que emplea segmentación paginada. En el sistema se direcciona a nivel de palabra. El espacio de direcciones virtuales es de 64 Gpalabras. La tabla de segmentos (para la que no se emplea ninguna técnica de reducción de tamaño) tiene 256 entradas, y el tamaño de las páginas es de 64 Kpalabras. El tamaño de la memoria física es de 2 Gpalabras. El sistema dispone de un TLB de 4 entradas donde, además de los bits imprescindibles para realizar la traducción de direcciones virtuales a direcciones físicas, hay 3 bits de control. ¿Cuál es el tamaño de memoria necesario para implementar cada entrada del TLB? 38 bits 41 bits 34 bits 37 bits.
Considera un sistema que implementa memoria virtual mediante paginación. El sistema cuenta con un TLB de 4 entradas, que tiene una tasa de fallos del 0.1 % y un tiempo de servicio de 10 ciclos. En caso de fallo en el TLB, la penalización media por hacer la traducción a través de la tabla de páginas supone 5.000 ciclos (esto incluye la penalización media por cargar datos desde memoria secundaria a memoria principal). En este sistema la caché es física. ¿Cuál es el tiempo medio de realizar una traducción de página virtual en página física en este sistema? 59,9 ciclos 15 ciclos 60 ciclos 14,99 ciclos.
Considera un sistema que implementa memoria virtual mediante paginación. El sistema cuenta con un TLB de 4 entradas, que tiene una tasa de fallos del 0.4 % y un tiempo de servicio de 10 ciclos. En caso de fallo en el TLB, la penalización media por hacer la traducción a través de la tabla de páginas supone 5.000 ciclos (esto incluye la penalización media por cargar datos desde memoria secundaria a memoria principal). En este sistema la caché es física. ¿Cuál es el tiempo medio de realizar una traducción de página virtual en página física en este sistema? 209,6 ciclos 29,96 ciclos 30 ciclos 210 ciclos.
Considera un sistema que implementa memoria virtual mediante paginación. El sistema cuenta con un TLB de 4 entradas, que tiene una tasa de fallos del 0.2 % y un tiempo de servicio de 20 ciclos. En caso de fallo en el TLB, la penalización media por hacer la traducción a través de la tabla de páginas supone 5.000 ciclos (esto incluye la penalización media por cargar datos desde memoria secundaria a memoria principal). En este sistema la caché es física. ¿Cuál es el tiempo medio de realizar una traducción de página virtual en página física en este sistema? 120 ciclos 29,96 ciclos 119,6 ciclos 30 ciclos.
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