En el modo abort del ARM 7 no se pueden modificar los flags de la palabra de estado. V F. La dirección de salto de una excepción en el procesador ARM esta prefijada dependiendo del modo de privilegio. V F. Tras un reset el procesador ARM 7 se encuentra en modo privilegiado. V F. Los procesadores ARM se consideran de tipo RISC aunque tenga operaciones que procesen datos en memoria. V F. Los procesadores ARM7 deben realizar todas las transferencias a memoria en tamaño de 32 bits. V F. El bloque MAC de los procesadores ARM7 es capaz de multiplicar datos de 32 bits y dar como resultado datos de 64 bits. V F. El bloque MAC de los procesadores ARM7 es capaz de dividir un dato de 64 bits entre uno de 32 bits. V F. En la arquitectura ARM7 no se permite que una interrupción sea interrumpida a su vez. V F. El bus CAN es un bus maestro/esclavo. V F. En una trama CAN no aparece el nodo origen o destino, pero monitorizando el bus es posible conocer el nodo que posee el mensaje V F. El controlador CAN integrado en el LPC3378 tiene tres buffers de transmisión y tres de recepción de tramas. V F. Teniendo en cuenta un sistema ARM con VIC, la dirección de la primera instrucción de las rutinas de interrupción deben estar en unas posiciones fijas de memoria. V F. Por cada línea de interrupción del VIC existe un registro donde se debe programar la dirección de salto V F. Una vez procesada una interrupción del VIC, el programador debe indicárselo escribiendo en uno registro la línea de interrupción que ha procesado. V F. La instrucción SWI es equivalente a la utilización del “software interrupt register” del VIC V F. En el VIC, la prioridad de las líneas de petición de interrupción está fijada por hardware. V F. Tras un reset todos los periféricos tienen habilitado reloj y potencia. V F. El tiempo de latencia de la interrupción FIQ e IRQ es el mismo, debido a que la dirección de salto de ambas interrupciones es la misma V F. Todos los periféricos en la arquitectura ARM deben estar conectados al bus Advanced Peripheral Bus (APB) V F. No todos los periféricos integrados en el LPC2378 están mapeados en memoria V F. Las UARTS integradas en el LPC2378 no disponen de buffer de datos de transmisión V F. El controlador CAN integrado en el LPC2378 tiene tres buffers de transmisión y tres de recepción de tramas V F. En un bus CAN, si un modo envía siempre mensajes de mayor prioridad que el resto, sería imposible conocer en este modo las colisiones que se estén produciendo en el bus V F. En el bus CAN es posible conocer el número de colisiones que se están produciendo. V F. En una trama CAN no aparece el nodo origen o destino, pero monitorizando el bus es posible conocer el nodo que pone el mensaje. V F. El procesador ARM7 tiene dos modos de privilegio que establecen si se puede leer la palabra de estado. V F. La dirección de salto de una excepción en el procesador ARM está prefijada dependiendo del modo de privilegio.
V F. En el modo abort del procesador ARM7 no se pueden modificar los flags de la palabra de estado. V F. Tras un reset el procesador ARM7 se encuentra en modo privilegiado. V F. Los procesadores ARM se consideran tipo RISC, aunque tenga operaciones que procesen datos en memoria. V F. Los procesadores ARM7 deben realizar todas las transferencias a memoria en tamaño de 32 bits. V F. El bloque MAC de los procesadores ARM7 es capaz de multiplicar datos de 32 bits y dar como resultado datos de 64 bits. V F. El bloque MAC de los procesadores ARM7 es capaz de dividir un dato de 64 bits entre un dato de 32 bits. V F. Tras un reset todos los periféricos tienen habilitado reloj y potencia. V F. El tiempo de latencia de la interrupción FIQ e IRQ es el mismo, debido a que la dirección de salto de ambas interrupciones es la misma. V F. Todos los periféricos en la arquitectura ARM deben estar conectados al bus Advanced Peripheral Bus (APB).
V F. No todos los periféricos integrados en el LPC2378 están mapeados en memoria. V F. Las UARTS integradas en el LPC2378 no disponen de buffer de datos de transmisión.
V F. El controlador CAN integrado en el LPC2378 tiene 3 buffers de transmisión y 3 de recepción de tramas. V F. En un bus CAN, si un nodo envía siempre mensajes de mayor prioridad que el resto, sería imposible conocer en este nodo las colisiones que se están produciendo en el bus. V F. En el bus CAN es posible conocer el número de colisiones que se están produciendo. V F. El bus CAN es un bus maestro / esclavo.
V F. En una trama CAN no aparece el nodo origen o destino, pero monitorizando el bus es posible conocer el nodo que X el mensaje. V F. Teniendo en cuenta un sistema ARM con VIC, la dirección de la primera instrucción de las rutinas de interrupción debe estar en unas posiciones fijas en memoria. V F. Por cada línea de interrupción del VIC existe un registro donde se debe programar la dirección de salto.
V F. Una vez procesada una interrupción del VIC, el programador debe indicárselo escribiendo en un registro la línea de interrupción que ha procesado. V F. La instrucción SWI es equivalente a la utilización del “software interrupt register” del VIC. V F. En el VIC, la prioridad de las líneas de petición de interrupción está fijada por hardware. V F. En el procesador ARM7 se puede leer la palabra de estado independientemente del modo de privilegio. V F. La dirección de salto de una excepción en el procesador ARM está prefijada.
V F. En el modo usuario del procesador ARM7 no se pueden modificar los flags de la palabra de estado. V F. Tras un reset el procesador ARM7 se encuentra en modo de operación reset.
V F. Los procesadores ARM se consideran tipo CICS porque tiene operaciones que procesen datos en memoria. V F. Los procesadores ARM7 deben realizar todas las transferencias a memoria en tamaño de 32 o 16 bits V F. Todos los registros están disponibles cuando se utilizan instrucciones Thumb en los procesadores ARM7. V F. El bloque MAC de los procesadores ARM7 es capaz de dividir un dato de 32 bits entre uno de 32 bits. V F. En la arquitectura ARM7 se permite que una interrupción sea interrumpida a su vez. V F. Internamente en el core ARM7 se produce una extensión de signo si los operandos no son de 32 bits. V F. Tras un reset todos los periféricos tienen habilitado reloj. V F. El tiempo de latencia de la interrupción FIQ e IRQ no es lo mismo. V F. Los timers que se utilizan para la generación de PWM son los mismos que se utilizan como timer en modo captura V F. Es obligatorio programar el VIC antes de utilizar los periféricos. V F. Todos los puertos digitales de entrada/salida (GPIO) están conectados al bus local. V F. Todas las líneas de interrupción del VIC tienen asociado un registro donde se debe programar la dirección de la rutina de interrupción. V F. Una vez procesada una interrupción del VIC, el programador debe indicárselo escribiendo en el registro VICVectAddr V F. La dirección de salto de la instrucción SWI es la misma que cuando se procesa la interrupción provocada utilizando el "software interrupt register" del VIC V F. Todos los puertos GPIO son bidireccionales, pudiéndose programar como entrada o salida V F. Las UARTS integradas en el LPC2378 disponen de buffer de datos para recepción. V F. En un bus CAN, si un nodo envía un mensaje con mayor prioridad que el resto, este mensaje no sufre ningún retraso y el nodo no tiene información de que ha habido colisión. V F. El bus CAN es un bus multimaestro V F. Un mensaje CAN contiene un número de bytes de datos entre 0 y 8. V F. Dos o más nodos pueden enviar mensajes con el mismo identificador sin que produzcan errores, siempre que no contengan bytes de datos. V F. Las tramas CAN 2.0B transportan el mismo número de datos que las tramas 2.0A V F. Un nodo que ha transmitido una trama, considera que la trama se ha envidado correctamente si no aparece una trama de error en el bus. V F. En una trama CAN aparece el nodo origen. V F. El controlador CAN integrado en el LPC2378 tiene buffers de transmisión. V F. El controlador CAN integrado en el LPC2378 obliga a trabajar con filtrado de tramas. V F.
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