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TEST BORRADO, QUIZÁS LE INTERESEOrdinaria 20-21 EDI

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Título del test:
Ordinaria 20-21 EDI

Descripción:
Test ordinaria 20-21 EDI

Autor:
antoas5
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Fecha de Creación:
17/06/2021

Categoría:
Informática

Número preguntas: 20
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Temario:
1. En un contador Johnson implementado con 5 biestables D. Se necesitan aplicar 10 pulsos de la señal de reloj, para llevar a cabo un ciclo completo de la secuencia de contaje. V F.
2. Un contador asíncrono de 4 bits está formado solamente por biestables que tienen un retardo o tiempo de propagación de 12 ns cada uno e iguales entre ellos. El tiempo que tarda el contador en iniciar un nuevo ciclo desde 1111 a 0000, es de 36ns. V F.
3. La unidad aritmético lógica (ULA o ALU 74181) es capaz de realizar 16 operaciones lógicas distintas. V F.
4. La tabla de excitación de un biestable indica la excitación necesaria en la entrada/s síncrona/s para lograr un estado lógico a la salida. V F.
5. Un tipo de biestable se puede convertir en otro tipo, empleando lógica combinacional. V F.
6. En una familia lógica la característica tiempo de propagación por potencia disipada, se expresa en unidades de energía. V F.
7. En una operación de resta aritmética donde el minuendo es igual a 11010110 y el sustraendo es igual a 1001111, el resultado es 10000111. V F.
8. La siguiente igualdad es cierta A·(A+B) = B. V F.
9. En un contador digital de módulo 8, el valor de la frecuencia de la señal de salida QMSB del biestable de mayor peso, es igual al producto de la frecuencia de la señal de reloj de dicho contador por 1/8. V F.
10. Una puerta XOR con una de sus entradas a “1”, se comporta como una puerta NOT. V F.
11. Un demultiplexor de 8 salida de datos, puede ser implementado con 2 demultiplexores de 4 salidas de datos y 1 demultiplexor de 2 salidas de datos. V F.
12. Un demultiplexor puede funcionar como un circuito conversor de datos serie a paralelo. V F.
13. El formato Módulo y signo (MS) tiene un rango de representación mayor que el formato Exceso 2N-1. V F.
14. En un contador Johnson la frecuencia de las señales de salida (Q) de los biestables, todas tienen el mismo valor. V F.
15. Para ampliar un sumador en paralelo de 4 bits a un sumador en paralelo de 8 bits, hay que usar dos sumadores de 4 bits y conectar la salida de acarreo del menos significativo a la entrada de acarreo del más significativo. V F.
16. En una memoria ROM de capacidad de palabra (direcciones de memoria) 64 y 8 bits de longitud de palabra, el número de celdas o bits de memoria es de 256. V F.
17. Un biestable T, con su entrada síncrona a nivel alto “1” y con una frecuencia de la señal de reloj de 20 kHz. La salida Q es una señal cuadrada de frecuencia 20KHz. V F.
18. Un contador BCD es un ejemplo de un contador cuyo módulo es igual 2n , siendo n el número de biestables del contador. V F.
19. El propósito de la entrada de reloj en un biestable es obligar a la salida (Q) a asumir un estado dependiente de las entradas síncronas, siempre que las entradas asíncronas estén desactivadas. V F.
20. Un registro de desplazamiento de 8 bits con entrada de datos serie y con una frecuencia de reloj de 100 kHz, se necesitan 80 μs para almacenar un byte. V F.
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