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Un tiempo de latencia positivo y grande cuando la FPGA es el destino. Aumenta el margen de retención. No influye sobre el margen de retención. Reduce el margen de retención.

Suponiendo que nuestro datapath puede funcionar a 50 MHz y el controlpath a 50 MHz, ¿Qué tipos de máquinas de estados en la implementación del controlpath permitirán garantizarnos que el diseño total obtendrá una frecuencia máxima de operación cercana a 50 MHz cuando realizamos la unión del controlpath y del datapath en un nivel jerárquico superior?. Mealy. Moore. Ninguna lo puede garantizar. Hay nuevos path que pueden reducir la frecuencia del top y esto es independiente del tipo de máquina utilizado.

¿Dónde es más probable tener problemas de margen de retención suponiendo que la FPGA dispone de los mayores valores de latencia?. En los path internos de la FPGA. En los path que finalizan en la FPGA y que se originan en el exterior. En los path que se originan en la FPGA y que finalizan en el exterior.

El skew del reloj... Puede utilizarse para mejorar los márgenes de setup y hold simultáneamente. Debe ser nulo en un diseño síncrono. Puede ser compensado tanto dentro como fuera de la FPGA.

En un circuito combinacional con entradas y salidas registradas, la latencia es: Algo mayor que un periodo de reloj. Algo menor que un periodo de reloj. No tiene sentido hablar de latencia sino de rendimiento.

La instrucción correcta para una llamada al procedimiento main sería: jal x0, main. jal x1, main. jalr x1, main.

En relación a las instrucciones inmediatas del RISC-V: Reducen el número de accesos a memoria. Por cada instrucción tipo R encontramos su equivalente tipo I. Permiten realizar una operación entre un registro y un inmediato de 32 bits.

En una operación push para guardar un registro del banco, el puntero de pila debe acualizarse de la manera siguiente. addi sp, sp, 4. addi sp, sp, -4. addi sp, sp, -1.

La instrucción jalr. es de tipo J. es de tipo R. es de tipo I.

Las instrucciones de tipo S. Tienen dos operando fuente en registro y un inmediato. Tienen dos operandos fuente en un registro y un registro destino. Tienen solo dos operandos fuente en registro.

Cuál de las siguientes instrucciones habilita la señal de escritura en el banco de registros. stop: j stop. ninguna de las indicadas. stop: beq x0,x0,stop.

En relación al margen de activación de un path determinado. Puede ser ampliado retrasando el reloj en el origen del path respecto del destino. No depende del desfase entre los relojes entre el origen y el destino del path. Puede ser ampliado retrasando el reloj en el destino del path respecto del origen.

Queremos conectar un procesador RISC-V con una memoria RAM de 512 palabras de 32 bits. Si el bus de direcciones de datos del procesdor se llama DADDR y el bus de direcciones de la RAM se llama ADDRESS, la forma correcta de conectarlos es. DADDR[10:2] con ADDRESS[8:0]. DADDR[8:0] con ADDRESS[10:2]. DADDR[8:0] con ADDRESS[9:1].

En una placa de un dispositivo programable Cyclone II, se verifican problemas de margen de activación en los path procedentes del dispositivo programable que van hacia el exterior. Nuestro jefe sugiere utilizar las PLL internas de la cyclone para eliminar completamente la latencia del dispositivo programable, a lo que debemos contestar: Si eliminamos la latencia, disminuiremos el problema. Si eliminamos la latencia, aumentaremos el problema. Si eliminamos la latencia, nos quedaremos igual.

Utilizando las reglas del correcto diseño síncrono, queremos realizar un sistema en el que el flip flop A funciona en el flanco de subida y el B en el de bajada. La mejor práctica es: Esa práctica no está permitida en diseño síncrono. Usar los enables de los flip flops correctamente. Atacar directamente al flip flop A con el reloj del sistema, introducir un inversor y, con la señal invertida, atacar al flip flop B.

Suponiendo problemas de retención en el path que interconecta la CPLD con la FPGA y trabajando toda la placa a la frecuencia de reloj del sistema, indicar cuál de las siguientes alternativas es una posible solución. Desfasar el reloj interno de la CPLD para adelantarlo respecto al reloj interno de la FPGA. Desfasar el reloj interno de la CPLD para atrasarlo respecto al reloj interno de la FPGA. Reducir la frecuencia de reloj del sistema.

En su datapath aparece un contador con reset asíncrono y carga paralela síncrona. Para inicializar el sistema, y siempre desde la perspectiva del correcto diseño síncrono, el controlpath debería activar: El terminal de carga parelela y el dato paralelo a la entrada. Puede utilizar ambos indistintamente. El terminal de reset.

En un procesador RISC. Los operandos pueden estar típicamente almacenados en memoria. El acceso a memoria de datos se realiza mediante instrucciones de carga y almacenamiento. Las únicas operaciones aritméticas son la suma y la resta para mantener un ISA sencillo.

El registro sp: Se preserva y lo guarda por tanto el llamante (caller). No se preserva en una llamada a procedimiento. Se corresponde con el registro 2 del banco.

Si queremos cargar el inmediato 0xABCDEEAB en el registro x5 que se encuentra inicialmente a valor 0, cuál de los siguientes códigos debemos ejecutar?. lw x5, 0xABCD0000(x0) lw x5, 0x0000EEAB(x0). Ninguna es correcta. lui x5, 0xABCDF addi x5, x0, 0xEAB.

El inmediato codificado en las instrucciones de tipo B-Format: Debe desplazarse a izquierdas 2 bits para direccionar a bytes. Debe desplazarse a izquierdas un bit para direccionar a bytes. Debe desplazarse a derechas un bit para direccionar a bytes.

¿Qué tipo de instrucción del ISA RISC-V presenta un mayor retardo combinacional en una implementación single-cycle?. El salto condicional. La carga. El almacenamiento.

En una implementación segmentada sin dependencias entre etapas, la latencia en ciclos de reloj... Es mayor que el número de etapas de segmentación. Es menor que el número de etapas de segmentación. Es igual al número de etapas de segmentación.

En un path registro a registro con skew de reloj nulo... El margen de activación es igual al de retención. El margen de retención dependerá del periodo de reloj. El margen de retención es siempre positivo.

En una operación pop para recuperar un registro almacenado en la pila, el puntero debe actualizarse de la forma siguiente. addi sp, sp, 4. addi sp, sp, 1. addi sp, sp, -1.

¿Qué operación realiza la instrucción sbu?. La instrucción sbu no forma parte del ISA RISC-V. Almaena el byte menos significativo de un registro, sin considerar el signo, en la posición de memoria indicada. Almacena el byte más significativo de un registro, en la posición de memoria indicada.

La instrucción auipc x10, 0: Ninguna respuesta es correcta. Guarda en x10 el PC+4. Guarda en x10 los 20 bits más significativos del PC actual.

En la implementación single-cycle del RISC-V, ¿Qué operación ejecuta la ALU en una instrucción tipo R?. Ninguna es correcta. La que diga el opcode. La que diga el funct7.

En un esquema de adelantamiento de datos. No puede darse una situación de riesgo simultánea en las etapas MEM y WB. El dato de la etapa WB tiene prioridad sobre el de la etapa MEM. El dato de la etapa MEM tiene prioridad sobre el de la etapa WB.

El análisis de temporización estático. Puede dar como resultado una frecuencia de operación máxima inferior a la real. Requiere un testbench con estímulos de entrada adecuados. Es una estimación para señales de entrada que no varían con el tiempo.

¿Cuál es el número máximo de instrucciones que es posible saltar empleando una instrucción beq?. +-4096. +-1024. +-2048.

En la implementación propuesta del RISC-V single cycle. La señal zero de la ALU no es usada para determinar saltos. La señal zero de la ALU siempre genera un salto cuando se activa. La señal zero de la ALU genera un salto cuando se activa en una instrucción beq.

¿Cuál es el número máximo de instrucciones que es posible saltar empleando una instrucción jal?. +-2048. +-1024. ninguna.

Según la regla de oro del diseño síncrono. Ninguna. Las entradas asíncronas no deben usarse salvo para inicialización por el control-path. Todos los flip flops del sistema tienen que ir conectados a la señal del reloj, activos en cualquiera de sus fases.

La instrucción correcta para el retorno de un procedimiento sería. Ninguna de las respuestas es correcta. ret x1. jalr x1, 0(x0).

La regla de oro del diseño síncrono establece que todos los flipflops del circuito deben estar sincronizados por el mismo reloj y que. Las entradas síncronas no deben usarse excepto para la inicialización del sistema. Las entradas asíncronas no deben usarse. Las entradas asíncronas no deben usarse excepto para la inicialización del sistema.

En el procesador RISC-V diseñado en la tarea 3, ¿para qué instrucciones se utiliza la señal zero generada por la ALU?. En instrucciones de salto (tipo B). Instrucciones de carga (tipo L) y de almacenamiento (tipo S). Instrucciones de operando en registro (tipo R) e inmediato (tipo I).

Indicar cuál de las siguientes afirmaciones es falsa. El margen de retención no depende de la frecuencia de reloj. La ventana de captura es la suma de los tiempos de setup y hold menos el skew. El tiempo de hold de un flip flop puede ser negativo.

En la implementación single-cycle del RISC-V ¿qué operación realiza la ALU en una instrucción lw?. Resta. lo que diga func3. suma.

En un procesador RISC. Las únicas operaciones aritméticas son la suma y la resta para mantener un ISA sencillo. Los operandos pueden estar típicamente almacenados en memoria. El acceso a memoria de datos se realiza mediante instrucciones de carga y almacenamiento.

Una de las tareas que no es competencia propia de la unidad de datos es: Sumar datos. Almacenar datos para ser procesados en instantes posteriores. Definir cuándo empiezan y terminan las operaciones aritméticas.

¿Qué unidad funcional definitivamente no debería aparecer en el control-path?. Máquina de estados. Multiplicador aritmético. Contador.

En una operación pop para recuperar un registro almacenado en la pila, el puntero debe actualizarse de la forma siguiente. addi, sp, sp, 4. addi, sp, sp, 1. addi, sp, sp, -4.

Indicar cuál de las siguientes afirmaciones es FALSA. Si tengo que resetear un subsistema perteneciente al datapath de una señal de control procedente del control path, dicha acción no puede realizarse a través de las entradas asíncronas del subsistema en cuestión. En un diseño síncrono, la eliminación de glitches en las señales de control que va desde el controlpath al datapath no es necesaria. La sustitución en el controlpath de una máquina moore por una máquina moore con salidas registradas determina la eliminación de los glitches de las señales de control y la disminución de los path combinacionales entre registros del controlpath.

Indicar cuál de las siguientes afirmaciones es falsa. Si tengo una especificación ASM de partida de tipo Moore, me es indiferente implementar el control con una máquina Moore o con una máquina Moore con salidas registradas. Si tengo una especificación ASM de partida de tipo Mealy, me es indiferente implementar el control con una máquina Mealy o con una Mealy con salidas registradas. Si tengo una especificación ASM de partida de tipo Moore, me es indiferente implementar el control con una máquina Moore o con una Medvedev.

En una máquina de estados Medvedev, indicar la afirmación FALSA. Las salidas pueden tener glitches. Las salidas son directamente variables de estados. Las salidas proceden directamente de salidas flip flop sin atravesar lógica combinacional.

Una máquina de 5 estados descrita utilizando el template de Quartus II. Ninguna de las anteriores. Ocupará exactamente 3 logic cells al ser implementada sobre una cyclone II. Ocupará exactamente 5 logic cells al ser implementada sobre una cyclone II.

Supongamos que queremos comparar una máquina Medvedev frente a una máquina Moore. Indicar cuál de las aiguientes afirmaciones es FALSA. El número de variables de estado de la máquina Medvedev será necesariamente menor o igual que el de la máquina Moore. Las máquinas de Medvedev comparten con Moore la característica de que sus salidas dependen únicamente del estado donde se encuentran. Las salidas en la máquina Medvedev son libres de glitches, no así en la máquina Moore necesariamente (depende de la codificación e implementación).

¿Cuál de las siguientes afirmaciones es FALSA?. Mealy y Mealy con salidas son diferentes implementaciones de un mismo comportamiento funcional. Moore y Medvedev son diferentes implementaciones de un mismo comportamiento funcional. Moore y Moore con salidas registradas son diferentes implementaciones de un mismo comportamiento funcional.