La memoria de mapeo directo: Tiene una tasa igual de aciertos que la asociativa Tiene una tasa mayor de aciertos que la asociativa.
Tiene una tasa menor de aciertos que la asociativa.
Las tasas de acierto no son comparables.
¿Qué es la jerarquía de memoria?
Todas las respuestas son falsas. La distribución de los distintos tipos de memoria que se pueden acceder por el
procesador en función de su velocidad y tamaño La distribución de los distintos tipos de memoria que se pueden acceder por el
procesador en función del rendimiento del procesador Cómo están almacenados los datos dentro de la memoria.
Las memorias DDR:
No utilizan señal de reloj. Disponen de 2 señales de reloj desfasadas 90 grados.
Disponen de 2 señales de reloj desfasadas 180 grados. Disponen de una señal de reloj del doble de velocidad.
La memoria caché de mapeo directo: Tiene 2 etiqueta por línea.
Tiene 4 etiqueta por línea.
Las memorias caché de mapeo directo no necesitan etiquetas. Tiene 1 etiqueta por línea.
La memoria virtual: Hace creer al procesador que tiene más memoria principal que de la que dispone
físicamente. Ninguna de las respuestas es correcta. Hace creer al bus externo de direcciones que tiene más memoria cache que de la que
dispone físicamente. Hace creer al procesador que tiene más memoria cache que de la que dispone
físicamente.
Las etiquetas en la memoria caché: Están relacionadas con las instrucciones de la línea almacenada Están relacionadas con los datos de la línea almacenada. Están relacionadas con la dirección de la línea almacenada. Están relacionadas con el procesador para la línea almacenada.
Las puertas de llamada: permiten el acceso a código de mayor privilegio. permiten las llamadas entre funciones permiten el acceso a registro ocultos del procesador. permiten la comunicación entre procesadores.
La memoria asociativa por conjuntos: Tiene tantos comparadores como elementos core. Tiene tantos comparadores como memorias cache. Tiene tantos comparadores como conjuntos Tiene tantos comparadores como líneas.
.
Las tasas de fallo en la memoria caché representa: Los fallos permitidos que puede recuperar el controlador de memoria. Los datos no disponibles en la caché
Los datos que están en caché pero no en la memoria principal.
Los fallos en el acierto en la posición de memoria.
La memoria entrelada: Se compone de varios bancos que actúan de forma alternativa.
Son memorias para buses multiplexados. Se compone de varios bancos que entrelazan el bus de datos. Se compone de varios bancos que entrelazan el bus de direcciones.
Los procesadores CELL:
Incluyen unidades de calculo vectorial. Son procesadores de Intel que se pueden conectar en un modelo celular Es la primera versión del Intel Itanium Incorporan múltiples procesadores Intel Core.
El ciclo de bus completo:
Bus completo y bus partido se refieren al diseño del circuito y no afecta a la velocidad
de transferencia Bus completo y bus partido no existen. Permite transferencias más rápidas que el bus de ciclo partido Las transferencias son más lentas que en el bus de ciclo partido.
Las memorias DDR:
Los datos tienen bus de ciclo completo y las direcciones bus de ciclo partido Ninguna respuesta es correcta Tienen bus de ciclo partido. Tienen bus de ciclo completo.
La segmentación de memoria Es la división de memoria en diversos niveles de cache Es el mecanismo de acceso a memoria en la segmentación de cauce.
Permite implementar la memoria virtual en el procesador. Permite implementar mecanismos de seguridad en el acceso a memoria.
Diferencia entre paginación de memoria y segmentación de memoria La paginación se encarga de los mecanismos de protección y la segmentación de la
memoria virtual La segmentación se realiza dentro del procesador y la paginación fuera del procesador La segmentación se encarga de la memoria caché L1 y la paginación de la memoria L2.
Ninguna de las respuestas es correcta.
Hay incoherencia de caché: Cuando hay dos líneas de caché con valores distintos. Cuando el bit de validez no es coherente con los datos almacenados Cuando dos datos están la misma caché y no coincide el valor Cuando el dato está es dos caché distintas y no coincide el valor.
Describa cómo puede resolverse el problema cuando hay más de un máster en un
bus.
Se pueden incluir elementos para el arbitraje del bus Los dos máster pueden acceder simultáneamente No es posible una configuración de múltiples máster en un bus.
Todas las respuestas son falsas.
La memoria virtual se implementa: Mediante smart cache Con circuitos de memoria virtual. Mediante un bus adicional Mediante el uso de paginación.
Ventajas de los buses multiplexados:
Ninguna de las respuestas es correcta Son más rápidos que los buses no multiplexados No requieren señales de control Permiten la conexión arbitrada del bus.
¿Dónde se sitúa el controlador de memoria en los sistemas con procesadores Intel
recientes (i3,i5,i7)? En el procesador Todas las respuestas son falsas. Las memorias de última generación no utilizan controlador de memoria En el chipset de la placa madre.
.
HyperTransport: Mecanismo de comunicación entre procesadores Intel Mecanismo de comunicación entre procesadores AMD Mecanismo de comunicación entre procesadores IBM. Mecanismo de comunicación entre procesadores ARM.
Las memorias dinámicas: Se direccionan mediante filas y columnas. Se direccionan igual que las memorias estáticas Ninguna respuesta es correcta Se direccionan mediante un bus serie.
El ODT(On-Die Termination) en las memorias DDR2: Controla que memoria debe realizar el refresco Evita reflexiones en las señales de conexión con la memoria Permite controlar el final de una trama de datos. Sustituyen a los condensadores de desacoplo.
La paginación: Permite implementar la memoria cache. Permite implementar la memoria virtual Permite implementar la segmentación de cauce Permite implementar el hyper-Threading.
.
¿Qué son las memorias EDO? Son memorias dinámicas que mantienen durante más tiempo el dato en la salida. Son memorias estáticas que mantienen durante más tiempo el dato en la salida. Son memorias EEPROM que mantienen durante más tiempo el dato en la salida Son memorias Flash que mantienen durante más tiempo el dato en la salida.
El coprocesador matemático: Tiene una pila de registros independiente donde se realizan las operaciones.
Puede hacer operaciones de punto flotante pero no operaciones con enteros. Todas las respuestas son falsas.
Tiene una pila con las instrucciones de punto flotante.
Niveles de privilegio en el procesador: Permite controlar los privilegios de los ficheros. Realmente los niveles de privilegio solo se consideran en los procesadores virtuales.
Permite implementar restricciones de acceso en la ejecución del código y el acceso a los
datos. Todas las respuestas son correctas
.
¿Por qué es importante el valor de CL (CAS latency) en las memorias dinámicas? Porque determinan el tiempo de ciclos de reloj de la CPU para el acceso a memoria. Porque determinan el tiempo entre el refresco y las columnas. ED Porque determinan el tiempo entre filas y columnas. Porque determinan el tiempo desde el acceso a la columna hasta que está el primer dato
disponible.
Los controladores de memoria dinámica: Todas las respuestas son correctas Gestionan el acceso mediante filas y columnas. Seleccionan el banco de memoria. Se encargan del refresco de memoria.
¿En qué consiste la ejecución fuera de orden implementada en la arquitectura P6
de Intel? El procesador captura y decodifica multiples instrucciones y posteriormente evalúa el
orden de ejecución. El procesador decide en función de la prioridad de las interrupciones qué instrucción
debe ejecutar. El procesador de cambio de hebra es los que se llama ejecución fuera de orden El procesador ejecuta las instrucciones de forma secuencial, pero cambia el orden del
acceso a los datos.
¿Qué es el Intel QuickPath? Ninguna de las respuestas es correcta. Es el bus interno del procesador entre los elementos core y uncore Permite la comunicación entre procesadores y el chipset. Permite la comunicación entre el procesador y la memoria.
Hyper-Threading: Un procesador con Hyper-Threading va a la mitad de velocidad que uno sin Hyper-Threading. Un procesador con Hyper-Threading va un poco más rápido que uno sin Hyper-Threading.
Un procesador con Hyper-Threading va un poco más lento que uno sin Hyper-Threading. Un procesador con Hyper-Threading va al doble de velocidad que uno sin Hyper-Threading.
¿Qué es la microfusión de instrucciones de Intel? Convierte 2 instrucciones CISC en una instrucción RISC. Convierte 1 instrucción RISC en 2 instrucciones CISC. Convierte 1 instrucción CISC en 2 instrucciones RISC Convierte 2 instrucciones RISC en una instrucción CISC.
Hipersegmentación Es la utilización de multiples caches en la ejecución Es la division en pequeñas etapas del cauce de ejecución. Es la ejecución basada en multiples hebras. Es la utilización de multiples ALUs en la ejecución.
¿Qué ventajas ofrece el hyperthreading?
Las hebras pueden aprovechar que las unidades de ejecución tengan más ocupación,
pero no duplica el rendimiento Ofrece un aumento temporal en la frecuencia de reloj del procesador. Permite un hiperparalelismo de las instrucciones, y por consiguiente una mejora en la
velocidad de ejecución Crea dos hebras paralelas que permiten duplicar el rendimiento del procesador.
El Core IP prefetch: Es un sistema Avanzado de predicción de saltos Estima en función del Contador de programa la siguiente instrucción a capturer Ninguna de las respuestas es correcta Estima en función del contador de programa la precarga de datos en la cache L1D.
La desambiguación de memoria de los Core de Intel: Calcula la posición exacta en memoria en el proceso de paginación Da prioridad a las lecturas frente a las escrituras cambiando el orden de acceso Calcula la posición exacta en memoria en el proceso de segmentación Determina en qué memoria cache están almacenados los datos.
Los procesadores AMD EPYC: Incluyen solo 1 core por procesador.
Pueden incluir hasta 64 cores por procesador Sus cores están basados en los procesadores CELL de IBM Pueden incluir hasta 8 cores por procesador.
El direccionamiento de acarreo inverso en los DSP: Permite implementar búfer circulares. Permite operar con valores de signo inverso.
Se utiliza sólo para el cálculo de FFT.
Permite operar con aritmética saturada.
10. ¿Qué es la aritmética saturada utilizada en las extensiones de MMX/SSE de
Intel? a) El procesador activa la segunda unidad aritmética cuando el procesador activa la
ejecución fuera de orden por saturación. b) Es el procesamiento de operaciones basada en un número arbitrario n de bits. c) En operaciones aritméticas con enteros fija un valor máximo y mínimo para evitar
desbordamientos. d) El procesador activa la segunda unidad aritmética cuando la primera unidad está
saturada.
11. ¿Qué son las memorias EDO? a) Son memorias EEPROM que mantienen durante más tiempo el dato en la salida b) Son memorias estáticas que mantienen durante más tiempo el dato en la salida c) Son memorias dinámicas que mantienen durante más tiempo el dato en la salida d) Son memorias que mantienen durante más tiempo el dato en la salida.
14. El sistema de predicción de saltos de Intel P6: a) Requiere de una memoria cache de mapeo directo para almacenar las últimas
condiciones de salto. b) Requiere de una memoria asociativa para almacenar las últimas condiciones de
salto.
c) Las últimas condiciones de salto se almacenan en una parte la memoria principal d) Requiere de una memoria dinámica para almacenar las últimas condiciones de
salto.
15. La desambiguación de memoria de los Core de Intel: a) Da prioridad a las lecturas frente a las escrituras cambiando el orden de acceso b) Calcula la posición exacta en memoria en el proceso de paginación. c) Calcula la posición exacta en memoria en el proceso de segmentación. d) Determina en qué memoria caché están almacenados los datos.
.
17. Los cables USB2.0 vs USB3.0: a) El cable USB3 tiene dos hilos más para soportar mayor intensidad. b) Los cables son iguales, varía sólo el conector. c) Tienen distinto número de cables internos d) Tiene el mismo número de cables internos, pero el USB3 soporta mayor velocidad.
20. Un DSP frente a una FPGA: a) Una FPGA es más fácilmente programable que un DSP, pero es más lenta b) Son iguales de rápidas, pero el DSP es más caro. c) Son iguales de rápidas, pero la FPGA es más cara. d) Un DSP es más fácilmente programable que una FPGA, pero es más lento.
21. La regla 80/20 a) El 80% de los registros se utilizan con el 20% de las instrucciones.
b) El 80% de las instrucciones utilizan en 20% de los registros.
c) El 80% de las instrucciones generadas utilizan sólo el 20% de las instrucciones
disponibles en el juego de instrucciones.
d) El 80% de las instrucciones disponibles en el juego de instrucciones utilizan sólo el
20% de las instrucciones generadas.
22. En los procesadores segmentados:
a) Hay conflictos por dependencia en los datos.
b) Todas las respuestas son correctas.
c) Hay conflictos por problemas estructurales.
d) Hay conflictos por bifurcaciones.
23. Los procesadores CISC: a) Los procesadores CISC no tienen segmentación de cauce.
b) La segmentación de cauce se adapta bien a estos procesadores. c) La segmentación de cauce no se adapta bien a estos procesadores. d) Sólo los procesadores CISC con ejecución dinámica se adapta bien la
segmentación de cauce.
.
24. Los procesadores superescalares: a) Permiten un CPI menor que 1 b) Permiten implementar procesadores supersegmentados.
c) Permiten un CPI mayor que 1. d) Son procesadores con tamaño mayor de 64 bits.
25. En un procesador segmentado: a) No hay bifurcaciones en la ejecución de programas.
b) No hay conflictos por bifurcaciones en la ejecución de programas. c) Ninguna de las respuestas es correcta. d) Hay conflictos por bifurcaciones en la ejecución de programas.
26. En el loop-unrolling:
a) Es el procesador el que expande el código de ejecución. b) Es la segmentación de cauce la que aumenta el tamaño del bucle. c) Ninguna de las respuestas es correcta.
d) Es el compilador el que aumenta el tamaño del bucle.
27. ¿Es posible un CPI menor 1? a) Sí con el paralelismo a nivel de instrucciones b) Sí, pero sólo en los procesadores CISC. c) Sí, pero sólo en los procesadores RISC. d) No, es imposible. Lo más pequeño es CPI=1.
28. La segmentación de cauce:
a) Permite encauzar los datos e instrucciones por el bus b) Es la memoria caché de la CPU. c) Permite reducir el número medio de ciclos por instrucción.
d) Ninguna de las respuestas es correcta.
29. La segmentación de cauce: a) Sólo se utiliza en procesadores de 32 y 64 bits. b) Sólo se utiliza en procesadores RISC. c) Se puede utilizar en procesadores de cualquier tamaño d) Ninguna de las respuestas es correcta.
.
30. Los elementos core de Intel:
a) Memorias caché L1 y L2. b) Lógica de procesamiento de instrucciones. c) Ninguna de las respuestas es correcta. d) Controlador de memoria, conexiones QPI, memoria caché L3 y el control de
energía.
33. Los CODEC en un DSP: a) Incorporan los conversores A/D, D/A y filtros antialiasing. b) Permiten transferencias más rápidas entre el procesador y la memoria.
c) Son los circuitos que codifican las instrucciones DSP en instrucciones RISC. d) Son los codificadores y decodificadores de la memoria.
.
34. ¿Qué es la ejecución especulativa? a) La capacidad de descartar instrucciones que ya se han ejecutado. b) La capacidad para decidir el flujo de ejecución de un programa. c) La capacidad de cambiar el repertorio de instrucciones.
d) La capacidad de cambiar la frecuencia de funcionamiento del procesador.
36. ¿Qué es Intel Optane? a) Un tipo de tarjeta gráfica integrada en el procesador. b) Un modelo combinado de memoria RAM y SSD. c) Un acelerador matemático para los procesadores de Intel. d) Un modelo de procesador de Intel.
37. ¿Qué hace el mecanismo de desambiguación de memoria incorporado a
partir de los Intel Core 2? a) Decide en qué memoria caché (L1, L2 o L3) está el dato. b) Es el sistema de Intel que se encarga de detectar y corregir los datos en la
memoria. c) Cambia la posición de los datos en memoria para acelerar la caché.
d) Cambia el orden de acceso a los datos en memoria.
38. ¿Qué es SSE? a) Son una extensión en instrucciones y registros para acelerar el procesamiento de
datos. b) Es la tarjeta gráfica integrada en el procesador. c) Es un controlador de memoria con corrección de errores. d) Ninguna de las respuestas es correcta.
39. ¿Qué son los procesadores SIMD? a) Los que no tienen segmentación de cauce.
b) Los que ejecutan sólo instrucciones mediante deduplicación.
c) Los que pueden realizar operaciones con múltiples datos en una misma instrucción. d) Los procesadores con un repertorio sencillo de instrucciones.
41. ¿Todos los procesadores segmentados tienen ejecución fuera de orden?
a) Sí, así pueden ejecutar 2 instrucciones simultáneamente.
b) Sí, para ser segmentados tienen que tener ejecución fuera de orden. c) No, pueden ser segmentados y no ejecutar fuera de orden.
d) No, los procesadores segmentados no tienen ejecución fuera de orden, sólo los
VLIW.
.
42. ¿Qué problema plantean los procesadores segmentados en su diseño? a) Que no pueden adelantar el resultado de las etapas de ejecución.
b) Que no pueden acceder a la memoria de instrucciones y datos simultáneamente. c) Que no pueden ejecutar dos instrucciones simultáneamente. d) Que hay conflictos de dependencias de datos.
.
43. Ejecución dinámica de instrucciones frente a ejecución estática de
instrucciones. a) La ejecución dinámica es para procesadores virtuales y la estática para los
procesadores reales. b) La ejecución estática es más eficiente que la ejecución dinámica. c) La ejecución dinámica es más eficiente que la ejecución estática. d) La ejecución estática es igual de eficiente que la ejecución dinámica.
5. Describa la relación que hay entre los búfer de escritura y las memorias
Write-Through y Write-Back.
Los búfer de escritura se utilizan en las memorias Write-Through y no en las Write-Back.
Los búfer de escritura se utilizan en las memorias Write-Back y no en las Write-Through.
Los búfer de escritura se utilizan en las memorias Write-Back y en las Write-Through.
Los búfer de escritura no se utilizan ni en las memorias Write-back ni en las Write-Through.
46. ¿Por qué Intel abandonó el modelo de la hipersegmentación utilizado en
Pentium 4?
a) Porque incrementaba excesivamente coste de la placa madre b) Porque incrementaba excesivamente el consumo en proporción a la mejora en
velocidad.
c) Porque el incrementaba excesivamente el coste del procesador. d) Porque los compiladores no estaban optimizados para la hipersegmentación.
.
47. Los procesadores CELL: a) Son procesadores de Intel integrados en unidades que se denominan células. b) Están basados en miles de procesadores de 8 bits, denominados cells, que trabajan
en paralelo. c) Son procesadores de IBM con un núcleo principal PowerPC y múltiples unidades de
cálculo vectorial.
d) Son procesadores de IBM con una unidad de cálculo vectorial y múltiples unidades
de PowerPC.
48. ¿Un procesador segmentado requiere un sistema de predicción de saltos? a) No, porque no es necesario predecirlo en un procesador segmentado. b) No, sólo es necesario cuando tiene ejecución fuera de orden c) Sí, porque si no lo tiene el procesador puede perder ciclos esperando a que se
verifique la condición de salto.
d) Sí, porque si no lo tiene no puede saber exactamente a donde tiene que saltar.
50. Las memorias dinámicas: a) Sólo requieren refresco cuando no reciben alimentación. b) Todas requieren refresco c) Ninguna respuesta es correcta. d) Hay unas que requieren refresco y otras no.
51. ¿Cuál es el problema de la coherencia de caché en sistemas
multiprocesador? a) Cuando dos procesadores comparten acceso a un mismo dato en memoria b) Este problema sólo ocurre con las transferencias de datos por la red c) Cuando un procesador comparte acceso a varios datos en memoria. d) Realmente no hay ningún problema porque la memoria principal es la misma.
52. ¿Por qué es necesario el refresco en las memorias dinámicas?
a) Se llama refresco, pero en realidad sólo se hace una vez cuando se almacena el
dato.
b) Para aumentar la velocidad de transferencia entre la memoria y el procesador.
c) Porque cada celda almacena la información en un condensador que
progresivamente se descarga.
d) Ninguna de las respuestas es correcta.
53. ¿Qué son las memorias DDR?
a) Memorias dinámicas síncronas con doble bus de transferencia b) Memorias dinámicas síncronas con doble velocidad de transferencia.
c) Memorias dinámicas asíncronas con doble velocidad de transferencia d) Memorias dinámicas asíncronas con doble bus de transferencia.
.
56. Los elementos uncore de Intel: a) Ninguna de las respuestas es correcta.
b) Controlador de memoria, conexiones QPI, memoria caché L3 y el control de
energía c) Memorias caché L1 y L2. d) Lógica de procesamiento de instrucciones.
58. ¿Qué es un ICD (In Circut Debugger)?
a) Todas las respuestas son correctas.
b) Un circuito para limpiar y gestionar la memoria interna del procesador. c) Un depurador "virtual" para simuladores de procesadores. d) Permite acceder remotamente al procesador para hacer la depuración en el circuito.
.
60. ¿Cómo funciona el Turbo Boost de Intel?
a) Aumentando la memoria cache del procesador. b) Aumentando el número de unidades de ejecución del procesador c) Aumentando la frecuencia del procesador. d) Aumentando el Boot Loader en el procesador.
62. ¿Por qué se incluye hardware para anticipar en la segmentación de cauce? a) Para utilizar técnicas de acarreo adelantado en la ALU. b) Para resolver conflictos por dependencia de datos.
c) Para la ejecución fuera de orden. d) Todas las respuestas son correctas.
63. La segmentación de cauce: a) Se adapta mejor en los CISC que en los RISC.
b) Sólo se utiliza en los VLIW. c) Se adapta mejor en los RISC que en los CISC.
d) No importa si es CISC o RISC.
.
64. Los DSP: a) Ejecuta una suma y una multiplicación, cada una en un núcleo distinto.
b) Tienen dos hebras y por eso pueden ejecutar una suma y una multiplicación, una en
cada hebra. c) Pueden ejecutar una suma y una multiplicación en la misma instrucción. d) No pueden ejecutar operaciones simultáneas porque solo tienen un núcleo.
.
65. En la ejecución fuera de orden: a) El procesador reordena los datos, pero las instrucciones realmente no se ejecutan
en orden distinto. b) El procesador puede ejecutar instrucciones en orden distinto. c) Ninguna de las respuestas es correcta. d) La ejecución fuera de orden se refiere al orden en que están los datos en la
memoria.
66. Las instrucciones multiciclo:
a) No existen instrucciones multiciclo.
b) Forzosamente necesitan más de un ciclo de ejecución. c) Son instrucciones con múltiples operadores. d) Pueden ejecutar múltiples instrucciones por ciclo de reloj.
67. Los sistemas de predicción de saltos: a) Ninguna de las respuestas es correcta.
b) Se pueden utilizar en procesadores con segmentación de cauce c) Se pueden utilizar en cualquier procesador. d) Sólo se utilizan en los procesadores con ejecución fuera de orden.
68. Los procesadores RISC: a) Cada instrucción requiere de un ciclo de reloj. b) Las instrucciones son de tamaño variable c) Aumentan el período de reloj.
d) Se adapta peor que los CISC a la segmentación de cauce.
69. Los procesadores VLIW: a) Posee un formato de instrucción muy corto.
b) Posee un formato de instrucción muy largo. c) El formato de instrucción es variable. d) Aplica la gestión dinámica de instrucciones.
.
70. Entre las ventajas del bus Backplane:
a) Es simple y barato.
b) No existe este bus. c) Es rápido.
d) Ninguna es correcta.
71. En los buses síncronos:
a) Todo ocurre al ritmo del reloj y por tanto la temporización es fija b) Todas son correctas. c) Son muy rápidos.
d) Necesitan poco hardware.
72. La principal diferencia entre buses síncronos y asíncronos:
a) En los asíncronos hay reloj y en los síncronos no.
b) En los síncronos hay reloj y en los asíncronos no.
c) En los asíncronos la temporización es fija y en los síncronos puede acomodarse a
dispositivos de diferentes velocidades. d) Ninguna es correcta.
.
73. En un bus serie:
a) La información circula en grupos de bits b) El ancho de banda depende de la velocidad. c) La información circula bit a bit de un dispositivo a otro.
d) Ninguna es correcta.
74. ¿Cómo optimizaría el diseño de una caché? a) Reduciendo la tasa de fallos. b) Reduciendo el tiempo de acceso a la misma en caso de acierto. c) Todas son correctas d) Reduciendo la pérdida de tiempo asociado a cada fallo.
.
75. Según la taxonomía de Flynn un procesador MISD: a) Permite realizar operaciones con un único dato en varias instrucciones. b) No existe la taxonomía descrita c) Ninguna es correcta. d) Los que no tienen segmentación de cauce.
.
76. Las benchmark a) Es una técnica de medición del rendimiento de un sistema.
b) No sabe a priori que programas se van a ejecutar.
c) Todas son correctas. d) No son portables.
.
77. Las memorias SRAM: a) Permiten un rápido acceso a los datos b) Son un tipo de memorias estáticas c) Utiliza flip-flops para almacenar las celdas. d) Todas son correctas.
78. Los procesadores superescalares:
a) Son más adaptables y permiten lanzar varias instrucciones por ciclo de reloj.
b) Permiten una CPI menor que 1. c) Posee planificación dinámica de ejecución de instrucciones d) Todas son correctas.
.
79. La diferencia entre memorias RAM y ROM: a) Las ROM no son volátiles y las RAM sí.
b) Ninguna es correcta. c) Las RAM almacena los datos permanentemente y la ROM temporalmente.
d) Ambas permiten lectura y escritura.
.
80. Las memorias DRAM:
a) Todas son correctas.
b) Requieren refresco periódico. c) Son más lentas que las SRAM. d) El tiempo de ciclo es mayor al de acceso.
81. Un procesador VLIW:
a) Son capaces de codificar varias operaciones sobre una instrucción b) El hardware requerido es mucho más complejo. c) El hardware requerido es más simple, pero es más lento. d) Posee planificación dinámica de ejecución de instrucciones.
82. Hipersegmentación: a) Es la división en pequeñas etapas del cauce de ejecución b) Es la utilización de múltiples cachés en la ejecución. c) Es la ejecución basada en múltiples hebras.
d) Es la utilización de múltiples ALUs en la ejecución.
86. La memoria entrelada: a) Son memorias para buses multiplexados.
b) Se compone de varios bancos que entrelazan el bus de direcciones. c) Se compone de varios bancos que actúan de forma alternativa.
d) Se componen de varios bancos que entrelazan el bus de datos.
87. Las etiquetas en la memoria caché:
a) Están relacionadas con la dirección de la línea almacenada. b) Están relacionadas con las instrucciones de la línea almacenada c) Están relacionadas con los datos de la línea almacenada. d) Están relacionadas con el procesador para la línea almacenada.
88. El Intel Core IP prefetch:
a) Es incluir la unidad de decodificación de instrucciones antes de la memoria caché.
b) Es el mecanismo de prebúsqueda del decodificador de instrucciones. c) Solicita un dato a la memoria caché en función de la posición de una instrucción en
memoria. d) Es el mecanismo de prebúsqueda de instrucciones.
92. Respecto al DMA: a) Requiere de un módulo adicional conectado al bus del sistema.
b) Es capaz de asumir el mando del sistema.
c) Todas son correctas. d) Es capaz de realizar las funciones asignadas a la CPU.
|
