Segundo Test TC

En un codificador sin prioridad no se puede saber con certeza si se ha activado la entrada de menor peso. V. F.

En un codificador con prioridad habilitado, GS' y EO' no pueden alcanzar el mismo nivel lógico. V. F.

Se puede implementar un decodificador 1:2 con un inversor. V. F.

Se puede construir un multiplexor Nx4(nº de canales x tamalo del canal) a partir de cuatro multiplexores Nx1 sin circuitería adicional. V. F.

Se puede diseñar un multiplexor de M^2 canales, utilizando solamente M+1 multiplexores de log2M líneas de selección. (M es potencia entera de 2). V. F.

Con n sumadores totales, sin circuitería adicional, se pueden sumar números de n bits codificados en complemento a dos. V. F.

Con unidades sumadoras solamente, no se pueden realizar sumas. V. F.

La estructura del LAC que se utiliza en la ampliacion de sumadores paralelo y el que se utiliza en la ampliacion de unidades aritmetico-lógicas es idéntica. V. V.

Se puede utilizar un sumador/restador en complemento a uno, sin circuitería adicional, como comparador de números distintos codificados en binario natural. V. F.

En un sumador con acarreo interno anticipado los terminos Pi y Gi sólo dependen de Ai,Bi y Co. V. F.

Para sumar correctamente números de n bits en binario natural, el último acarreo será el digito más significativo del resultado. V. F.

El tiempo necesario para sumar con un circuito formado por sumadores paralelo con acarreo serie entre bloques y acarreo interno anticipado depende del número de bloques y del tamaño de cada bloque. V. F.

En un circuito combinacional "bien formado" no se puede conectar una salida a dos entradas distintas. V. F.

Un circuito combinacional con N niveles es aquel en el que la señal atraviesa N puertas logicas desde la entrada a la salida en su camino mas largo. V. F.

La relación entre el numero de entradas(N) y el numero de salidas(M) de un circuito combinacional es N>= log2(M). V. F.

Un codificador sin prioridad de 2^N entradas estara formado unicamente por N puertas OR. V. F.

Un decodificador de n entradas y 2^n salidas activas a nivel bajo, genera todos los maxiterminos posibles de una funcion de n variables. V. F.

Se puede implementar un sumador total con un decodificador de 3:8 de salidas activas a nivel bajo, y dos puertas OR del numero de entradas necesarias. V. F.

Se puede implementar un sumador total con un decodificador de 3:8 de salidas activas a nivel alto, y dos puertas NOR del numero de entradas necesarias. V. F.

En los sumadores paralelo con acarreo anticipado se define el termino propagador Pi=AiBi y el termino generador como Gi=Ai(+)Bi. V. F.

Las salidas de grupo generador G(3-0) y grupo propagador P(3-0) de un sumador con acarreo anticipado de 4 bits son independientes del acarreo de entrada Co. V. F.

La complejidad de un circuito generador de acarreos(LAC) es independiente de la longitud de palabra de los bloques sumadores con acarreo anticipado, a los que suministra el acarreo de entrada. V. F.

La estructura del LAC que se utiliza en la ampliacion de sumadores paralelo y el que se utiliza en la ampliacion de unidades aritmetico logicas es identica. V. F.

En un sumador/restador en el convenio del complemento a uno, si se produce acarreo no se puede producir desbordamiento. V. F.

Para realizar operaciones logicas de palabras de 16 bits se pueden utilizar 4 ALUs de 4 bit que compartan las entradas de seleccion y modo, sin ningun otro tipo de conexion entre ellas. V. F.

En un codificador con prioridad, si está habilitado, se cumple que la salida que indica peticion de servicio(GS) y la salida de habilitacion(EO) toman niveles logicos contrarios. V. F.

Un decodificador con N entradas(sin contar con las de habilitacion) puede tener como maximo, 2^N salidas. V. F.

La salida Z de un multiplexor de 4 canales(D0, D1, D2, D3) con entrada de habilitacion (EI) activa a nivel bajo, se puede expresar Z=(D0S1'S0' + D1S1'S0 + D3S1S0)EI' donde S0 y S1 son las entradas de seleccion. V. F.

Utilizando unicamente 8 multiplexores de 8 canales se puede implementar un multiplexor de 64 canales. V. F.

Se cumple que: C4=G3-0 + P3-0 C0 siendo G3-0= G3+P3G2+P3P2G1+P3P2P1G0 y P3-0= P3P2P1P0. V. F.

Para asociar N sumadores paralelo con acarreo anticipado mediante un LAC externo es necesario que este genere, al menos N-1 acarreos. V. F.

Si el acarreo de salida de un sumador paralelo con acarreo anticipado toma el valor 1, siendo cero el acarreo de entrada a dicho sumador, podemos asegurar que al menos uno de los terminos generadores del sumador, es 1. V. F.

En el convenio del complemento a uno, al sumar y al restar, cuando se produce acarreo hay que sumar 1 al resultado parcial. V. F.

En las unidades aritmetico logicas(ALUs) al realizar una operacion logica, no se tiene en cuenta el valor del acarreo. V. F.

El LAC externo que se emplea para asociar ALUs es mas complejo que el que se emplea para asociar sumadores paralelos, pues hay que tener en cuenta el modo de operacion(logico o aritmetico). V. F.

En un codificador con prioridad y con lineas EI', GS' y EO? nunca se puede producir la situacion EI'=GS'=EO'. V. F.

Observando la estructira de un multiplexor de n canales, podemos concluir que puede generar una funcion de al menos n variables. V. F.

Se puede utilizar un sumador/restador en complemento a uno, sin circuiteria adicional, como comparador de numeros distintos codificados en binario natural. V. F.

Con n-1 puertas OR exclusiva se puede implementar un conversor de complemento a uno a valor absoluto y signo para palabras de n digitos. V. F.

Para sumar correctamente numeros de n bits en binario natural, el acarreo de salida sera el digito mas significativo del resultado. V. F.

El tiempo necesario para sumar con un circuito formado por sumadores paralelo con acarreo serie entre bloques y acarreo interno anticipado depende del numero de bloques y del tamaño de cada bloque. V. F.

Un circuito logico cuyas variables de salida esten completamente determinadas en cualquier instante por los valores aplicados a sus variables de entrada se denomina circuito combinacional. V. F.

Si C1 y C2 son dos circuitos combinacionales bien formados ("well formed"), el circuito obtenido conectando salidas de C2 a conjuntos distintos de entradas de C1, es bien formado. V. F.

En un codificador con prioridad, la salida EO (enable output) se activa cuando el circuito esta habilitado y no hay peticion de servicio en las entradas de datos. V. F.

En un decodificador, la relacion entre el numero de entradas de direccion(n) y el numero de salidas(m) es: n^2 >= m. V. F.

La figura siguiente corresponde a un decodificador de 1 a 2. V. F.

La estructura logica de un decodificador que tenga entrada de habilitacion coincide con la de un multiplexor. V. F.

El esquema siguiente corresponde a un sumador total en el que el acarreo de salida se ha implementado con puertas NAND de dos entradas. V. F.

La suma de dos numeros en binario natural de n bits cada uno, necesita al menos, 2n bits para evitar el desbordamiento aritmetico. V. F.

Las salidas de una unidad sumadora son: Suma: Si=Ai(+)Bi(+)Ci Termino propagador: Pi= Ai(+)Bi Termino generador: Gi=AiBi. V. F.

El tiempo necesario para realizar la suma en el sumador paralelo con acarreo anticipado es independiente del numero de bits del sumador. V. F.

El tiempo de retardo de un generador de acarreos(LAC) es independiente del numero de acarreos que genere. V. F.

Los sumadores paralelo con LAC interno solo pueden asociarse utilizando LAC's externos. V. F.

En un sumador/restador en el convenio de complemento a dos, si los operandos tienen distinto signo, nunca puede producirse desbordamiento aritmetico. V. F.

Las unidades aritmetico-logicas (ALU) asociadas en serie solo pueden realizar operaciones logicas. V. F.