T-2 PROCESADORES SEGMENTADOS
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Título del Test: T-2 PROCESADORES SEGMENTADOS Descripción: test uja |
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La segmentación (pipeline) solapa el procesamiento de múltiples instrucciones para hacer CPUs más rápidas. V. F. En una CPU segmentada, todas las instrucciones deben pasar por cinco etapas: IF, ID, EX, MEM, WB. V. F. El CPI puede reescribirse como el cociente entre el número de ciclos entre instrucciones (CPE) y el número de instrucciones emitidas. V. F. En la etapa IF se lleva a cabo la decodificación de la instrucción. V. F. En una CPU de ciclo único, varias instrucciones se ejecutan simultáneamente en diferentes etapas. V. F. Los riesgos estructurales ocurren cuando dos instrucciones intentan acceder al mismo recurso de hardware simultáneamente. V. F. Una solución a los riesgos estructurales es detener las instrucciones que generan el conflicto. V. F. Los riesgos de datos ocurren cuando una instrucción intenta leer un registro antes de que una instrucción previa haya terminado de escribir en él. V. F. Si una instrucción lee un registro en el mismo ciclo en que otra lo escribe, siempre habrá un riesgo de datos. V. F. Una solución para los riesgos de datos es el adelantamiento, que permite utilizar el resultado en cuanto se calcula, sin esperar a que se almacene. V. F. El reordenamiento de código es una técnica que se usa para optimizar programas y evitar riesgos de datos. V. F. Los riesgos de control están relacionados con la ejecución de saltos y afectan el flujo de instrucciones en el procesador. V. F. Un salto incondicional se ejecuta solo cuando se cumple una condición. V. F. Un salto condicional depende de una condición para determinar si el salto se realiza o no. V. F. Una solución a los riesgos de control es el desenrollado de bucles, que optimiza el rendimiento al reducir la cantidad de instrucciones redundantes en los bucles. V. F. La predicción dinámica utiliza el historial de ejecución del programa para mejorar la precisión de los saltos. V. F. El CPI es el número de instrucciones que puede emitir el procesador por ciclo de reloj. V. F. Las etapas ID y WB de un procesador comparten el mismo banco de registros. V. F. Un salto condicional se hace efectivo en la etapa de memoria (MEM). V. F. |