Tema 2 Y Tema 3 EDI
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Título del Test: Tema 2 Y Tema 3 EDI Descripción: A DESTROZAR CULOS |
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La familia TTL estándar opera con una tensión de alimentación de 5 V y niveles lógicos compatibles con CMOS de 3,3 V sin adaptadores. V. F. En una puerta TTL, la corriente de entrada IIH se absorbe cuando la señal está en “1” lógico. V. F. El fan-out indica el número máximo de entradas que puede excitar una salida sin degradar el nivel lógico. V. F. La inmunidad al ruido VNH de una familia lógica se calcula como VOHmin – VIHmin. V. F. Una puerta CMOS de 3,3 V tiene un VOLmax típicamente mayor que 0,4 V. V. F. El producto típico “velocidad × potencia” de una familia lógica de alta velocidad suele ser menor que el de una familia de baja potencia. V. F. Los retardos tPLH y tPHL de propagación de una misma puerta son siempre idénticos. V. F. Un glitch puede aparecer en una salida combinacional si las rutas de propagación no están balanceadas. V. F. Las puertas NAND y NOR forman conjuntos funcionalmente completos capaces de implementar cualquier función lógica. V. F. Para conectar entradas sobrantes de una puerta AND de 4 entradas cuando solo usamos 2, se dejan flotando. V. F. Una familia lógica con VILmax = 0,8 V y VOLmax = 0,4 V tiene un margen de ruido bajo VNL = 0,4 V. V. F. El álgebra de Boole está basada en dos operaciones fundamentales: suma lógica (+) y producto lógico (·). V. F. El teorema de De Morgan permite intercambiar AND por OR si se niegan todas las variables. V. F. La forma canónica suma de productos (SDP) recoge exactamente las combinaciones que hacen la función “0”. V. F. En una tabla de Karnaugh de 4 variables, las celdas contiguas difieren siempre en un solo bit. V. F. Un implicante primo esencial es aquel que cubre al menos un minterm no cubierto por ningún otro implicante primo. V. F. Al simplificar funciones incompletamente definidas, los “X” se ignoran siempre sin aportar agrupaciones. V. F. Cualquier circuito combinacional puede implementarse solo con puertas NAND. V. F. Un semisumador binario tiene dos salidas: suma y acarreo. V. F. Un multiplexor 4:1 con 2 líneas de selección puede implementarse con puertas AND, OR y NOT. V. F. Un decodificador BCD-7 segmentos excita una sola salida para cada combinación de entrada. V. F. En un sumador completo, la salida de suma equivale a la operación XOR de las dos entradas y el acarreo de entrada. V. F. |