Memoria virtual: un fallo de pagina siempre viene precedido por un fallo de TLB Si No.
Sea cual sea la organización de una cache (directa, totalmente asociativa o asociativa por conjuntos) siempre es necesario implementar alguna política de reemplazo Verdadero Falso.
Considera en benchmark que ejecuta 10.000 instrucciones en un procesador a 1,2 GHz, del cual 500 instrucciones son load/store. En este programa, el CPI para una caché perfecta es 1.8 (cache perfecta: no hay ningún fallo). Queremos estudiar el rendimiento de las caches de nivel 1. Sabiendo que la tasa de fallos para la cache de instrucciones (LI) es del 2% y que la tasa de fallos (LD) es del 12%, así como que la penalización por fallo es de 10 ciclos para ambas caches. Calcula asumiendo que el tiempo de acierto es de 1 ciclo (utiliza la coma para el decimal, redondea a dos decimales si te hace falta) Calcula tiempo AMAT (ciclos) Calcula tiempo AMAT (nseg.).
Según el principio de localidad temporal.. A todas laas isntrucciones que se ejecutan estan consecutivamente almacenadas en memoria las referencias en un instante "t", se referenciaran en un futuro referencias consecutivas se suelen ubicar en posiciones consecutivas de memoria si la instrucción "i" se ubica en la posición "k", la instrucción "k" se ubicara en la posición "i".
Es necesario añadir el bit Validad (V) al directorio cache cuando se implementa la politica escritura directa (write-through) reemplazo LRU siempre post-escritura (write-back) reemplazo RANDOM no hace falta non-write allocate reemplazo FIFO write allocate.
El mecanismo de traducción básico de una dirección física se basa en la Tabla de Paginas Verdadero Falso.
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