tema 6 AC UJA
COMENTARIOS |
ESTADÍSTICAS |
RÉCORDS
|
Título del Test:
 tema 6 AC UJA Descripción: TEST ÉPICO |
Nuevo Comentario| Comentarios |
|---|
NO HAY REGISTROS |
|
La memoria caché se necesita porque una CPU moderna opera a una velocidad varios órdenes de magnitud más alta que la memoria DRAM estándar, lo que convierte a la RAM en un cuello de botella. V. F. El tiempo de espera (latencia) desde que se emite una orden de acceso hasta que la memoria RAM responde es típicamente inferior a 1 ciclo de CPU. V. F. En la jerarquía de memoria, la Caché L1 es más lenta que la Caché L2/L3 pero tiene mayor capacidad. V. F. La memoria RAM, que es externa al procesador, se mide actualmente en GB y sus operaciones de lectura/escritura pueden ser dos órdenes de magnitud más lentas que en la caché L1. V. F. La Caché L1 de un núcleo (Core) siempre es compartida con los demás núcleos, mientras que la Caché L2/L3 es local a cada uno. V. F. Los registros del procesador se crean con tecnología CMOS y operan a la misma velocidad que la CPU, empleando una fracción de ciclo del procesador para su acceso. V. F. La separación de la Caché L1 en L1 de Instrucciones (L1I) y L1 de Datos (L1D) da lugar a una arquitectura Von Neumann más eficiente. V. F. La Caché L1D es de solo lectura y tiene patrones de acceso fácilmente predecibles, a diferencia de la Caché L1I. V. F. La unidad mínima de transferencia de información entre la RAM y la caché se denomina bloque, cuyo tamaño más usual es de 64 bytes. V. F. El tamaño de la caché se calcula como el producto del Tamaño de Bloque (TB), el Número de Bloques (NB) y el Número de Planos (NP). V. F. En una caché de Correspondencia Directa, si se accede a posiciones de memoria alojadas en bloques múltiplos del número de bloques de la caché, se producirán sustituciones continuas. V. F. La caché Completamente Asociativa es la que ofrece la menor latencia, ya que encontrar el bloque de caché correspondiente a una dirección de memoria es inmediato. V. F. Una caché Asociativa por Conjuntos aúna lo mejor de los dos tipos previos (Directa y Completamente Asociativa), ya que utiliza la aritmética de correspondencia directa para determinar el bloque, y luego busca en los planos de ese bloque la marca. V. F. Se produce un acierto (hit) en el acceso a memoria solo si se encuentra la Marca (Tag) en los planos del bloque correspondiente, sin importar el estado del Bit V (Válido). V. F. La estrategia de reemplazo LRU (Least Recently Used) consiste en sustituir el bloque que se ha usado con menor frecuencia. V. F. La estrategia de escritura Inmediata (Write Through) es aquella en la que las escrituras se realizan en la caché y el bloque se marca con el indicador Dirty (sucio). V. F. El Tiempo de Acceso Medio (Tm) a memoria se calcula como Tm =Ra×T a+R f×T f, donde Ra y Rf son las ratios de aciertos y fallos, respectivamente. V. F. El Principio de Localidad Espacial establece que el rendimiento de la caché mejora porque los programas reutilizan un mismo dato en unidades de tiempo consecutivas. V. F. |