Temas Sistemas Electrónicos

¿Cuántos BITS decimales son necesarios para tener una precisión mínima de 0.025 representando el número en coma fija en binario?.

¿Cuántos BITS necesitaría para representar en Complemento a 2 números enteros entre el -3000 y el 3000?.

¿Cuál es representación binaria en 12 BITS del número Hexadecimal 2C7?.

¿Qué problema presenta la representación binaria de números negativos en Complemento a 2?. Que el cero tiene 2 representaciones distintas, todo a "0" y todo a "1". Que el cero tiene 2 representaciones distintas, todo a "0" y un "1" seguido de todo a "0". Que no es simétrica para los números positivos y negativos.

Si sumo dos números binarios de 8BITS cada uno, de 2BITS de parte entera y 6 de parte decimal, el resultado podrá tener hasta: 4BITS de parte entera y 12BITS de parte decimal. 3BITS de parte entera y 6BITS de parte decimal. 2BITs de parte entera y 6BITS de parte decimal.

El número -5, en base 10, pasado a complemento a 1 de 8BITS sería:

Los tiempos de retardo en una FPGA son superiores a los de un ASIC debido a: Un mayor retardo del conexionado en la FPGA frente al de un ASIC. Un mayor retardo de celdas lógicas en la FPGA que en un ASIC. Un mayor consumo en la FPGA que en el ASIC. Gran parte de la FPGA se destina a circuitos necesarios para la programación. Las FPGA tienen una tecnología de fabricación inferior a la de un ASIC.

¿Puede haber un desbordamiento si resto dos números de 4BITS en Complemento a 2, el primero negativo y el segundo negativo?. Siempre habrá desbordamiento. Se desbordará cuando el BIT más significativo del resultado sea 0. Nunca habrá desbordamiento. El resultado será correcto cuando el valor absoluto del primer operando es mayor que el del segundo operando. Se desbordará cuando el BIT más significativo del resultado sea 1.

Un DSP con arquitectura Harvard se caracteriza por: Tener el procesador central de 16BITS o más. Tener coprocesadores específicos para coma fija o coma flotante. Tener memoria de Datos y de Programa separadas.

¿Qué valores decimales enteros podría representar en Complemento a 1 utilizando 5BITS?. De -15 a +16. De -16 a +15. De -15 a +15. De -16 a +16.

Un microcontrolador con arquitectura Von Neumann se caracteriza por: Tener memoria de Datos y de Programa unificada. Tener el procesador central de 16BITS como máximo. Tener periféricos de E/S Programables.

¿Cuántos BITS necesitaría para representar en Complemento a 2 números entre el -128 y el +127?.

¿Cuál es la representación hexadecimal del número en binario 10101101110?.

¿Qué problema presenta la representación binaria de números negativos en Complemento a 1?. Que el cero tiene 2 representaciones distintas, todo a "0" y todo a "1". Que el cero tiene dos representaciones distintas, todo a "0" y un "1" seguido de todo a "0". Que no es simétrica para los números positivos y negativos.

¿Cuántos BITS decimales son necesarios para tener una precisión mínima de 0.003 representando el número en coma fija en binario?.

¿Cuál es la representación hexadecimal del número en binario 1110000101010110?.

Si multiplico dos números binarios de 8BITS cada uno, de 2BITS de parte entera y 6 de parte decimal, el resultado tendrá hasta: 4BITS de parte entera y 12BITS de parte decimal. 6BITS de parte entera y 10BITS de parte decimal. 2BITS de parte entera y 6BITS de parte decimal. 8BITS de parte entera y 8BITS de parte decimal.

¿Qué afirmaciones de las siguientes son ciertas, referidas a las CPLD?. Se programan en lenguaje ensamblador o en C. Permiten implementar circuitos más complejos que las FPGA. Son circuitos programables. Son reprogramables. Evolucionan de los microcontroladores. Suelen no ser volátiles.

¿El consumo de un circuito programado en una FPGA es similar al consumo de un ASIC con el mismo circuito en su interior, funcionando a la misma frecuencia?. No, ya que en la FPGA además del consumo de la lógica del usuario consume la lógica de programación. Sí, ya que el consumo se produce en los elementos semiconductores, y al tener el mismo circuito el consumo será parecido. No, porque en el ASIC hay menos consumo debido a una mejor tecnología de fabricación. No, porque en la FPGA hay consumo en el conexionado entre celdas, el cual prácticamente no existe en el ASIC.

¿Las FPGAs son volátiles?. No, ninguna. Sí, todas. Depende de si están construidas con memorias RAM o no.

¿Puede haber desbordamiento se resto dos números de 4BITS en Complemento a 2 con el siguiente formato, "1xxx"?. Se desbordará cuando el segundo número sea mayor que el primero. Nunca habrá desbordamiento. Siempre habrá desbordamiento.

Si usamos una representación de 4BITS en Complemento a 2, cuál sería el resultado de sumar los números 1001 y 1111. 1000. Se desbordará la operación. 11000.

¿Cuál es la representación hexadecimal del número en binario 10111010100001?.

¿Cuál es la representación Hexadecimal del número en binario 110001001011?.

El número -11 pasado a Signo-Magnitud de 8BITS sería.

¿Puede haber desbordamiento si resto dos números de 4BITS en Complemento a 2 con el siguiente formato: "0xxx"?. Nunca habrá desbordamiento. Se desbordará cuando el segundo número sea mayor que el primero. Siempre habrá desbordamiento.

¿Qué afirmaciones de las siguientes son ciertas, referidas a las PAL?. Son circuitos programables. Permiten implementar circuitos más complejos que las CPLD. Siempre son no volátiles. Siempre son reprogramables. Poseen biestables y lógica. Evolucionan de los microcontroladores.

Si sumo dos números binarios de 8BITS cada uno, 3BITS de parte entera y 5 de parte decimal, el resultado podrá tener hasta. 3BITS de parte entera y 5BITS de parte decimal. 6BITS de parte entera y 10BITS de parte decimal. 4BITS de parte entera y 5BITS de parte decimal.

Si usamos una representación de 4BITS en Complemento a 2, ¿Cuál sería el resultado de sumar los números 0100 y 0011?. 0111. 0110. Se desbordaría la operación.

¿Puede haber desbordamiento si resto dos números de 4BITS en Complemento a 2, el primero positivo y el segundo negativo?. Nunca habrá desbordamiento. Se desbordará cuando el BIT más significativo del resultado sea 0. El resultado será correcto cuando el valor absoluto del primer operando es mayor que el del segundo operando. Se desbordará cuando el BIT más significativo del resultado sea 1. Siempre habrá desbordamiento.

Una LUT está preparada para albergar un circuito: Secuencial. Ambos. Combinacional.

Los buffers de salida en un IOBs de una Spartan-3 se encargan de: Eliminar los retardos a la salida. Funcionar como triestados. Adaptar el nivel de tensión del interior de la FPGA al que se necesite externamente.

¿Qué tipo de conexiones existen entre distintas CLBs de una Spartan-3?. Directas, Dobles, Long Lines y de Reloj. Directas, Dobles, Hex, Long Lines y de Reloj. Directas, Dobles, Hex y Long Lines.

¿Qué es el Clock Eneable de un biestable?. Una señal que, al activarse, el biestable actualiza su valor en el siguiente flanco de reloj activo. Una señal que, al activarse, provoca que el biestable mantenga su último valor almacenado. Una señal que, al activarse, el biestable siempre da 0 a la salida. Una señal que, cuando se desactiva, el biestable no cambia de valor.

La señal de Clear de un biestable. Funciona asíncronamente. Pone a 0 la salida en el siguiente flanco de reloj. Pone la salida a 0 lógico inmediatamente. Dependiendo de otra señal externa, pone asíncronamente la salida a 0. Es independiente del Clock Enable.

En un DCM, la señan LOCKED se utiliza para indicar. Que no se consigue poner el reloj de salida CLK0 en fase con el de entrada, y se bloquea. Que el DCM está preparado para empezar a sincronizar el reloj de salida CLK0. Que ya se ha conseguido poner el reloj de salida CLK0 en fase con el de entrada.

¿Cuántas Slice ocuparían 4 multiplexores de 8 en 1 en una Spartan-6?.

¿Cuántas LUT hay en una CLB de una Spartan-6?.

¿Para qué se utiliza la lógica de acarreo en una CLB?. Para realizar las operaciones de suma/resta en menos espacio. Para facilitar la implementación de un sumador/restador en la FPGA. Para propagar el acarreo de un sumador/restador lo más rápido posible.

Para un dispositivo triestado, marca todas las afirmaciones que consideres válidas. Cuando se activa el triestado, su valor de salida Y es Alta Impedancia (HiZ). Cuando se activa el triestado, su valor de salida Y es lo que haya en la entrada T. Cuando se activa el triestado, su valor de salida Y es lo que haya en la entrada X. Cuando se desactiva el triestado, su valor de salida Y es lo que hay a en la entrada X. Cuando se desactiva el triestado, su valor de salida Y es lo que haya en la entrada T.

¿Cómo funciona el DCM, a grandes rasgos, para conseguir un reloj con desfase "0" respecto al de entrada?. Genera un reloj con frecuencia igual a la original y con la fase cambiada. Retrasa el reloj introduciendo retardos digitales hasta que cuadran las fases. Adelanta el reloj poco a poco hasta que lo encaja con el de entrada.

En el interior de una FPGA, ¿Qué se entiende por el skew de un reloj?. Es la diferencia de tiempo que hay entre el reloj externo y el interno. Es la diferencia de tiempo que hay en el reloj interno medido entre una zona y otra de la FPGA. Es el tiempo que tarda en entrar en la FPGA desde el exterior.

¿Qué se entiende por Duty Cycle de un reloj?. Es el % del tiempo que el relo está a "1" lógico respecto al tiempo que está a "0" lógico. Es el % del tiempo que el reloj está a "1" lógico cuando se consigue poner en fase con el reloj de entrada. Es el % del tiempo que el reloj está a "1" lógico respecto a al duración del ciclo completo.

Marca todos los bloques que consideres esenciales para definir la estructura genérica de una FPGA. IOB. LUT. Routing. Biestables. CLB. Multiplexores. Recursos especiales (BlockRAM, Multiplicadores, etc).

En un diseño digital para una FPGA, es conveniente que los caminos combinacionales sean. Equilibrados, para que todos los caminos combinacionales sean parecidos. Cortos, para no provocar mucho retraso en las señales. Es indiferente su longitud, al final funciona todo el sistema con un mismo reloj. Largos, para utilizar menos biestables y así ahorrar hardware.

En una FPGA Spartan-3 el bloque DSP48A se utiliza para: Simular un Procesador Digital de Señales (DSP). Implementar funciones aritméticas MAC (multiplicación y acumulación). Implementar funciones aritméticas MAC (multiplicación y acarreo).

¿Cuántas entradas y salidas tiene cada LUT en una Spartan-6?. 6 entradas y 2 salidas. 4 entradas y 1 salida. 6 entradas y 1 salida.

¿Cuál es el mínimo número de LUTs necesarias para crear un multiplexor 8:1 en una FPGA Spartan-3?.

Señala las frases que sean correctas referidas al uso y funcionamiento del DCM en una FPGA. El DCM impide que el reloj se retrase. El DCM no puede sincronizar relojes que vayan a circuitos externos a la FPGA. El DCM se utiliza para obtener relojes con distinta fase que el original. El DCM se puede utilizar para obtener un reloj del doble de frecuencia de la original. El DCM siempre corrige el Duty-Cycle del reloj de salida. El DCM se utiliza para obtener relojes retrasados respecto al de entrada.

¿Cuántos biestables hay en un Slice de una Spartan-6?.

Si un bloque del CORE Generator tiene una Latencia = 2. El bloque sacará un dato nuevo calculado a la salida cada 2 ciclos. El bloque no es combinacional. El bloque tardará 2 ciclos de reloj en obtener el primer dato de salida. El bloque tardará como máximo de 2 ciclos en operar, pudiendo hacerlo en menos tiempo.

En VHDL, para asignar valores a una señal se usa el símbolo: =>. :=. <=.

En VHDL, para asignar valores a una variable se usa el símbolo. <=. :=. =>.

¿Qué ventajas aporta el uso de un biestable situado en un IOB a la hora de enviar una señal hacia el exterior de la FPGA, frente a un biestable de una CLB cualquiera?. Que al haber menos retardo en el camino de salida, se elimina la incertidumbre de si se puede capturar bien o no. Que al haber más retardo en el camino de salida, controlado por el delay programable, siempre se enviará bien el dato. Que al haber menos retardo en el camino de salida, se envía más rápdido.

¿Una memoria FIFO puede tener relojes independientes para la lectura y para la escritura?. Depende, si el reloj de lectura es más lento que el de escritura entonces sí. Sí. No, nunca.

¿Qué valor tomará la señal "Cuenta" cuando la máquina de estados se encuentra en el estado "S3" (momento en el que "OK" vale '1')?.

¿Qué valor tomará la señal "Result[7:0]" cuando la máquina de estados se encuentra en el estado "S5" (momento en el que "OK_Result" vale '1')? Se entiende que todos los datos se tratan como enteros sin signo y en base diez.

En VHDL, para designar un literal en hexadecimal se usa: Una x seguida de comillas dobles (x"1BF", por ejemplo). Comillas dobles ("1BF", por ejemplo). Comillas simples ('1BF', por ejemplo).

Una memoria RAM de Doble Puerto ("True Dual-Port RAM") creada a partir del "Block Memory Generator". Es como dos memorias RAM que se crean en paralelo y que el usuario puede utilizar independientemente una de otra. Es una sola memoria RAM, con una zona común para almacenar datos, y dos vías paralelas de acceso a los mismos. Es como una sola memoria RAM, con un puerto de lectura/escritura y un segundo puerto sólo para lectura. Es como una sola memoria RAM, donde cada puerto se puede configurar por separado para leer y/o escribir datos.

¿Qué valor tomará la señal "Cuenta" cuando la máquina de estados se encuentra en el estado "S3" (momento en el que "OK" vale '1')?.

La señal SCLR de un CORE se utiliza para... Resetear todas las salidas síncronamente. Forzar todas las salidas a '0' lógico síncronamente. Forzar todas las salidas a '0' lógico asíncronamente. Forzar todas las salidas a '1' lógico asíncronamente.

¿Qué ocurre en una memoria FIFO cuando está a '1' lógico su señal "FULL" y se activa el "WR_EN"?. No ocurre nada. Se escribe en la FIFO el dato que haya en la entrada "DIN". Al estar activo el "FULL", se pierde el primer dato que hubiera en la FIFO y se graba el nuevo.

¿Qué valor tomará la señal "Result[7:0]" cuando la máquina de estados se encuentra en el estado "S5" (momento en el que "OK_Result" vale '1')?.

Señala todas las opciones cuyo enunciado sea FALSO. En VHDL no podemos escribir en una señal bidireccional. En VHDL podemos leer una señal de salida. En VHDL podemos leer una variable. En VHDL podemos leer una señal de entrada.

La señal CE de un CORE se utiliza para... Que, poniéndola a '0' lógico, deje de funcionar el bloque. Que, poniéndola a '1' lógico, funcione normalmente el bloque. Que, poniéndola a '0' lógico, el bloque retenga el último valor de salida que tenía previamente. Que, poniéndola a '0' lógico, las salidas se pongan a '0' lógico.

En VHDL, para designar un literal de más de un bit en binario se usa. Una b seguida de comillas simples (b '1010', por ejemplo). Comillas dobles ("1010", por ejemplo). Comillas simples ('1010', por ejemplo).

La señal de Treshold ('TRHESH0') de un contador binario del CORE Generator. Se pone a '1' cuando la cuenta llega a un valor constante que se define al compilar el CORE. Se pone a '1' cuando la cuenta llega a un valor que hayamos programado previamente en el contador. Se pone a '1' cuando la cuenta llega al máximo valor posible.

¿Qué valor tomará la señal "Result[7:0]" cuando la máquina de estados se encuentra en el estado "S5" (momento en el que "OK_Result" vale '1')?.

La señal "LOCKED" de un DCM se utiliza para. Si está a '1', saber que los relojes de salida son inválidos. Saber si los relojes de salida ya están sincronizados. Saber si ya están empezando a funcionar el DCM.

La señal SSET de un CORE se utiliza para... Forzar todas las salidas a '1' lógico síncronamente. Resetear todas las salidas síncronamente. Forzar todas las salidas a '1' lógico asíncronamente. Forzar todas las salidas a '0' lógico síncronamente.

Si un dato de un bloque del CORE Generator se selecciona como Signed, el bloque operará dicho dato en: Complemento a 1. Complemento a 2. Signo-Magnitud.

En VHDL, señala todas las opciones que creas válidas para inicializar a 0 lógico todos los BITS de una variable de 4BITS llamada contador[3:0]. contador <= (others=>'0');. contador :=x"0";. contador <= 0;. contador := "0000";.

¿Qué factores variables determinan fundamentalmente el periodo de reloj de un circuito en una FPGA?. El retardo variable en el camino de salida de los datos hacia el exterior de la FPGA. El retardo del routing debido al conexionado entre los distintos bloques. El retardo de conmutación de los biestables. Los tiempos de "Setup" y "Hold" y de los biestables. El retardo combinacional de los circuitos implementados en la FPGA.

¿Qué ventajas aporta el uso de un biestable situado en un IOB a la hora de capturar una señal que entra en la FPGA, frente a un biestable de una CLB cualquiera?. Que al haber menos retardo en el camino de entrada se captura más rápido. Que al haber más retardo en el camino de entrada, controlado por el delay programable, siempre se capturará bien el dato. Que al haber menos retardo en el camino de entrada, se elimina la incertidumbre de si se puede capturar bien o no.

¿Qué ocurre en una memoria FIFO cuando está a '1' lógico su señal "EMPTY" y se activa el "RD_EN"?. No ocurre nada. Por la salida "DOUT" saldrá un valor indefinido. Se lee un nuevo dato de la FIFO que sale por "DOUT".

¿Qué valor tomará la señal "Cuenta" cuando la máquina de estados se encuentra en el estado "S3" (momento en el que "OK" vale '1')?.

¿Qué tamaño tiene la memoria de datos de un PicoBlaze?. 16 posiciones. 32x10 BITS. 64 BYTES.

¿Cuál es el ancho del bus de datos de un microcontrolador de Texas Instrumentes MSP430, medido en bits?.

¿De qué tamaño son las instrucciones de un DSP de Texas Instrumentes TMS320C?. 32BITS. 16 ó 32BITS. 16BITS.

El mecanismo de DMA de un DSP de Texas Instruments TMS320C, ¿Qué tarea realiza?. Provee acceso directo a los multiplicadores de la ALU. Provee acceso directo al interfaz EMAC (Ethernet). Provee acceso directo a la memoria.

Indica el número de registros disponibles en la CPU AVR de un microcontrolador ATmega de Atmel (Arduino).

¿Cuántos vectores de interrupción hay disponibles en un microcontrolador ATmega de Atmel (Arduino): Menos de 21. Sólo hay 1 interrupción. Más de 20.

Los DSP suelen tener una estructura interna del tipo MAC. ¿Cómo es dicha estructura?. Es una ALU con sumadores, desplazadores y multiplexación. Es una ALU con sumadores, registros y memoria. Es una ALU con sumadores, registros y al menos un multiplicador.

¿Cuántos registros y de qué tamaño hay presentes en un MicroBlaze de Xilinx?. 32x32BITS. 64x16BITS. 32x16BITS.

El microcontrolador ATmega de Atmel (Arduino), ¿De cuántos BITS son los datos que procesa?.

Indica qué módulo no está presente en un microcontrolador ATmega de Atmel (Arduino). Comunicación SPI. Contador de 16BITS. Conversor AD/DA.

Indica qué módulo no está presente en un DSP de Texas Instruments TMS320C6474. Temporizador. Conversor A/D. Comunicación I2C.

¿Cuántos puertos de E/S podemos direccionar en un microcontrolador ATmega de Atmel (Arduino), sin contar con los "extra"?.

¿Cuál es el tamaño máximo de la memoria de programa de un PicoBlaze?. 18kBITS. 18kBYTES. 1kBIT.

Los pines digitales de comunicación con el exterior de un microcontrolador ATmega de Atmel (Arduino). Son pines o de entrada o de salida, dependiendo de qué pin del micro estemos hablando. Son pines que siempre funcionan de entrada/salida. Son pines de entrada y/o salida, dependiendo del circuito al que se conecta.

¿Cuántos registros y de qué tamaño hay presentes en un DSP de Texas Instruments TMS320C6474?. 32x32BITS. 64x32BITS. 64x16BITS.

¿Cuál es el tamaño máximo de memoria de un microcontrolador ATmega de Atmel (Arduino)?. 1024x16. 2048x8. 512x8.

¿Cuántas señales de interrupción hay disponibles en un PicoBlaze?.

¿Cuántos dispositivos de entrada o salida podemos direccionar utilizando los puertos de un PicoBlaze?.

El microcontrolador MicroBlaze de Xilinx es "Soft-Core". ¿Qué significa esto?. Ninguna de las otras respuestas es correcta. Que sólo existe como un bloque lógico y se tiene que programar sobre una FPGA de Xilinx. Que Xilinx te lo proporciona por separado de las FPGAs, con su licencia oportuna, para que sea programado en unas placas especiales.