En la velocidad de la máquina influye el tiempo de acceso a memoria Verdadero Falso.
Dentro del concepto de arquitectura de un computador no se incluye los procedimientos cuantitativos y cualitativos para la evaluación de los computadores Verdadero Falso.
El paralelismo a nivel de programa se puede explotar a nivel de arquitectura Verdadero Falso.
Las instrucciones de tipo aritmético-lógicas acceden a memoria Verdadero Falso.
Un riesgo estructural se produce cuando una instrucción no ha terminado de calcular un dato que otra instrucción posterior necesita Verdadero Falso.
En un procesador segmentado DLX, las siguientes instrucciones no producen detención si existen caminos de bypass:
LW R1, 45(R7)
ADD R5, R5, R7
SUB R8, R1, R7
OR R9, R6, R7 Verdadero Falso.
Una interrupción precisa permite garantizar que, después de una interrupción no catastrófica, el proceso interrumpido continúe correctamente Verdadero Falso.
En un procesador superescalar, el orden de captación y descodificación es inalterable Verdadero Falso.
En un buffer de renombrado ROB, cuando el bit de valor válido está a 1, el bit de último también se encuentra a 1. Verdadero Falso.
En predicción dinámica implicita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión Verdadero Falso.
La frecuencia de reloj no influye en el tiempo de CPU Verdadero Falso.
En los multicomputadores no es necesario el uso de monitores ni otros mecanismos de sincronización, ya que el paso de mensajes lo hace por si mismo Verdadero Falso.
La técnica de reordenado de código requiere software adicional, igual que el adelantamiento Verdadero Falso.
En los procesadores superescalares, los datos se pasan por caminos de bypass Verdadero Falso.
El número de ciclos por instrucción influye directamente en el tiempo de CPU de un programa Verdadero Falso.
La captación introduce las instrucciones en una estructura de datos llamada "ventana de instrucciones" Verdadero Falso.
El buffer de renombrado de tipo asociativo permite varias escrituras pendientes sobre el mismo registro Verdadero Falso.
El salto retardado es una técnica útil en los procesadores superescalares Verdadero Falso.
En VLIW, la decisión sobre que operaciones se pueden ejecutar de forma paralela recae directamente en el compilador Verdadero Falso.
Los multiprocesadores de tipo UMA tienen un tiempo de acceso a memoria unificado Verdadero Falso.
La arquitectura MIMD de tipo COMA (Caché Only Memory Access) es de tipo UMA (Uniform Memory Access) Verdadero Falso.
La longitud de palabra es la cantidad de información que podemos leer en un ciclo de reloj Verdadero Falso.
Los MFLOPS representan la medida de rendimiento de Millones de operaciones con enteros por segundo Verdadero Falso.
El desarrollo de compiladores para los niveles superiores depende de la arquitectura concreta de los elementos hardware del computador Verdadero Falso.
La localidad es un factor determinante para la mejora de prestaciones de las arquitecturas de computadores Verdadero Falso.
La segmentación incrementa el rendimiento aumentando la productividad, en lugar de reducir el tiempo de ejecución de cada instrucción individual Verdadero Falso.
Las instrucciones abortadas en un procesador segmentado son debidos a los riesgos de control Verdadero Falso.
En predicción fija "Siempre NO tomado", se guarda el estado de procesamiento actual (PC) y se empieza la ejecución a partir de la dirección de salto Verdadero Falso.
El nivel de Especulación indica hasta qué etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. Verdadero Falso.
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