TipoTestArquiUJA

En la arquitectura Von nueman la memoria principal intercambia con la alu instrucciones de manera bidreccional. v. f.

La alu opera bajo las señales de la unidad de control. v. f.

El bus de datos transmite los datos entre memoria y el procesador. v. f.

La velocidad del procesadr no depende de la frecuencia del reloj. v. f.

En un procesador segmentado DLX con caminos de bypass las siguientes instrucciones produen detencion . LW R1, 45 (R2) , ADD R5 R6 R7 ; SUB R8 , R1 , R7 ; OR R9 R6 R7. v. f.

MFLOPS representa los millones de operaciones en coma flotante por minuto. V. F.

En la descripcion por niveles , el nivel electronico se encuentra en el campo de la arquitectura. v. f.

En un buffer de renombrado ROB , cuando el bit de valor valido esta a 1 , el bit ultimo se encuentra a 1. v. f.

En una instruccion de carga la direccion efectiva para acceder a memoria se calcula en la etapa mem. v. f.

Tanto los procesadores superescalares como los VLIW pueden ejecutar varias operaciones en el mismo ciclo. v. f.

Las interrupciones internas-error (A) : se pueden implementar de forma imprecisa en la mayoria de los casos ya que el programa interrumpido no suele poder continuar. v. f.

En la velocidad de la maquina influye el tiempo de acceso a memoria. v. f.

Dentro del concepto de arquitectura de un computador no se inclue los procedimientos cuantitativos y cualitativos para la evaluacion de los computadores. v. f.

El paraleismo funcional a nivel de programas se puede explotar a nivel de arquitectura. v. f.

Las instrucciones de tipo aritmético-logicas acceden a memoria en su procesamiento. v. f.

Un riesgo estructural se produce cuando una instruccién no ha terminado de calcular un dato que otra instruccién posterior necesita. v. f.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones no producen detencién. LW R1,45 (R2) ; ADD R5,R6,R7; SUB R8,R1,R7; OR R9,R6,R7. v. f.

Un procesador vectorial puede manejar un banco de registros no vectoriales. v. f.

En un procesador superescalar, el orden de captacion y decodificacion es inalterable. v. f.

En un buffer de renombrado ROB, cuando el bit de valor valido esta a 1, el bit de ultimo también se encuentra a 1. v. f.

En prediccién dinamica implicita se almacena la direccion de la instruccién que se ejecutd después de la instruccién de salto en cuestion. v. f.

En un procesador VLIW, se pueden procesar varias operaciones al mismo tiempo. v. f.

En una maquina vectorial, si los bits que indican el médulo son los menos significativos se habla de entrelazado de orden inferior. v. f.

En el tiempo de procesamiento de CPU de un programa, incluye el numero de instrucciones del programa. v. f.

Dentro del concepto de arquitectura de un computador se incluye los procedimientos cuantitativos y cualitativos para la evaluacion de los computadores. v. f.

EI paralelismo funcional a nivel de programa se puede explotar a nivel de arquitectura. v. f.

Las instrucciones de tipo aritmético-légicas acceden a memoria en su procesamiento. v. f.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones no producen detencion. LW R1,45 ( R2) ; SUB R9/R1,27 ; ADD R5,R6.R7 ; OR R9.R6,R7. v. f.

En un procesador segmentadio DLX con caminos de bypass, las siguientes instrucciones no producen detencién. LW R1,45 (R2) ; ADD R5,R6,R7 ; SUB R8,R1,R7 ; OR R9,R6,R7. v. f.

Un procesador vectorial explota el paralelismo de datos. v. f.

En un procesador superescalar, el orden de captacion y decodificacién es alterable. v. f.

En prediccion dinamica implicita se almacena la direccién de la instruccién que se ejecuté después de la instruccion de salto en cuestiOn. v. f.

Tanto los procesadores superescalares como los de VLIW pueden ejecutar varias operaciones en el mismo ciclo. v. f.

La planificacién que realiza los procesadores superescalares es dinamica y la de los VLIW es estatica. v. f.

Dentro del concepto de arquitectura de un computador no se incluye procedimientos cuantitativos y cualitativos para la evaluacion de los computadores. v. f.

En una maquina vectorial si los bits indican el modulo son los menos significativos se habla de entrelazado de orden inferior. v. f.

El ndimero de ciclos por instruccidn influye directamente en el tiempo de CPU de un programa. v. f.

Un riesgo estructural se produce cuando una instruccidn no ha terminado de calcular un dato que otra instruccién posterior necesita,. v. f.

La captacién introduce las instrucciones en una estructura de datos llamada ventana de instrucciones. v. f.

El salto retardado es una técnica itl en los procesadores superescalares. v. f.

Los procesadores vectoriales sustituyen todos los reqistros estandar escalares por un nuevo conjunto de reqistros vectoriales. v. f.

Los MFLOPA representa la medida de rendimiento de Millones de operaciones con enteros por segundo. v. f.