AC Test Exámenes

El número de ciclos por instrucción influye directamente en el tiempo de CPU de un programa. V. F.

En el tiempo de procesamiento de CPU de un programa, incluye el número de instrucciones del programa. V. F.

La frecuencia de reloj no influye en el tiempo de CPU. V. F.

La velocidad del procesador no depende de la frecuencia de reloj. V. F.

En la velocidad de la máquina influye el tiempo de acceso a memoria. V. F.

La longitud de palabra es la cantidad de información que podemos leer en un ciclo de reloj. V. F.

La segmentación incrementa el rendimiento aumentando la productividad, en lugar de reducir el tiempo de ejecución de cada instrucción individual. V. F.

Las instrucciones abortadas en un procesador segmentado son debidas a los riesgos de control. V. F.

Un riesgo estructural se produce cuando una instrucción no ha terminado de calcular un dato que otra instrucción posterior necesita. V. F.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones producen detención por riesgo de datos: LW R1,45(R2); ADD R5,R6,R7; SUB R8,R1,R7; OR R9,R6,R7. V. F.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones no producen detención: LW R1,45(R2); ADD R5,R6,R7; SUB R8,R1,R7; OR R9,R6,R7. V. F.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones producen detención: LW R1,45(R2); SUB R8,R1,R7; ADD R5,R6,R7; OR R9,R6,R7. V. F.

En un procesador segmentado DLX con caminos de bypass, las siguientes instrucciones no producen detención: LW R1,45(R2); SUB R8,R1,R7; ADD R5,R6,R7; OR R9,R8,R7. V. F.

En un cauce lineal no existen latencias prohibidas. V. F.

En la segmentación no lineal, las etapas no se ejecutan en orden secuencial. V. F.

En un procesador segmentado, las lecturas se realizan en la primera mitad del ciclo. V. F.

En una instrucción de carga, la dirección efectiva para acceder a memoria se calcula en la etapa MEM. V. F.

En una instrucción de direccionamiento, la ALU suma los operandos para formar la dirección efectiva y se carga el DMAR. V. F.

LDR es el registro intermedio donde se almacena el dato leído de memoria en una carga en la etapa WB. V. F.

La latencia óptima en las unidades funcionales es 1. V. F.

La captación introduce las instrucciones en una estructura de datos llamada ventana de instrucciones. V. F.

En un procesador superescalar, el orden de captación y decodificación es inalterable. V. F.

En un procesador superescalar, el orden de captación y decodificación es alterable. V. F.

En los procesadores superescalares los datos se pasan por caminos de bypass. V. F.

El salto retardado es una técnica útil en los procesadores superescalares. V. F.

Tanto los procesadores superescalares como los de VLIW pueden ejecutar varias operaciones en el mismo ciclo. V. F.

En un procesador VLIW, se pueden procesar varias operaciones al mismo tiempo. V. F.

En VLIW, la decisión sobre qué operaciones se pueden ejecutar de forma paralela recae directamente en el compilador. V. F.

La técnica de reordenado de código requiere software adicional, igual que el adelantamiento. V. F.

La planificación que realiza los procesadores superescalares es dinámica y la de los VLIW es estática. V. F.

La planificación en trazas es un mecanismos de optimización en los procesadores vectoriales. V. F.

En la predicción dinámica implícita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión. V. F.

En Predicción Fija “Siempre NO Tomado”, se guarda el estado de procesamiento actual (PC) y se empieza la ejecución a partir de la dirección de salto. V. F.

Grado de Especulación representa hasta qué etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. V. F.

Grado de Especulación representa el número de Instrucciones de Salto Condicional sucesivas que pueden ejecutarse especulativamente. V. F.

En el ROB, las instrucciones pueden estar marcadas como emitidas, en ejecución o finalizada su ejecución. V. F.

En el ROB, el valor del bit de flush indica que la instrucción puede actualizar los registros. V. F.

El buffer de renombrado de tipo asociativo permite varias escrituras pendientes sobre el mismo registro. V. F.

En un buffer de renombrado ROB, cuando el bit de valor válido está a 1, el bit de último también se encuentra a 1. V. F.

En el ROB, siempre que el bit de último sea 1, el bit de válido será 1. V. F.

En los puntos de chequeo en la gestión de interrupciones, se almacena el estado de la máquina en determinadas etapas del cauce que reciben el nombre de Puntos de Chequeo y permiten recuperar el estado en caso de excepción, etc. V. F.

Las interrupciones internas-error (A): Se pueden implementar de forma imprecisa en la mayoría de los casos, ya que el programa interrumpido no suele poder continuar. V. F.

Un procesador vectorial explota el paralelismo de datos. V. F.

Los procesadores vectoriales explotan especialmente el paralelismo funcional. V. F.

Los procesadores vectoriales sustituyen todos los registros estándar escalares por un nuevo conjunto de registros vectoriales. V. F.

Un procesador vectorial puede manejar un banco de registros no vectoriales. V. F.

Una de las ventajas de los procesadores vectoriales es que se reducen los riesgos de control. V. F.

En un procesador vectorial, el entrelazado consiste en distribuir el espacio de memoria del procesador entre distintos módulo de memoria que pueden ser accedidos de forma paralela. V. F.

En una máquina vectorial, si los bits que indican el módulo son los menos significativos se habla de entrelazado de orden inferior. V. F.

En un procesador vectorial con entrelazado superior, los bits más significativos indican el módulo y el resto la posición dentro del módulo. V. F.

MFLOPS representa los Millones de operaciones en coma flotante por minuto. V. F.

Los MFLOPS representa la medida de rendimiento de Millones de operaciones con enteros por segundo. V. F.

En la arquitectura de Von Neumann, la memoria principal intercambia con la ALU instrucciones de manera bidireccional. V. F.

La ALU opera bajo las señales de la Unidad de Control. V. F.

El bus de datos transmite los datos entre la memoria y el procesador. V. F.

Las prestaciones y el coste de un computador entran en el ámbito del campo “Arquitectura de Computadores”. V. F.

Dentro del concepto de arquitectura de un computador no se incluye los procedimientos cuantitativos y cualitativos para la evaluación de los computadores. V. F.

Dentro del concepto de arquitectura de un computador se incluye los procedimientos cuantitativos y cualitativos para la evaluación de los computadores. V. F.

El nivel digital de un computador, dentro de los 7, se encuentra dentro de la capa de arquitectura. V. F.

El nivel “Sistemas de Computador” de un computador, dentro de los 7 niveles, se encuentra dentro de la capa de arquitectura. V. F.

En la descripción por niveles, el nivel electrónico se encuentra en el campo de la arquitectura. V. F.

El desarrollo de compiladores para los niveles superiores depende de la arquitectura concreta de los elementos hardware del computador. V. F.

La localidad es un factor determinante para la mejora de prestaciones de las arquitecturas de computadores. V. F.

En computadores con paralelismo externo, paralelos trabajando en la ejecución de un mismo programa. V. F.

El paralelismo a nivel de procedimiento se puede explotar a nivel de sistema operativo y de arquitectura. V. F.

El paralelismo a nivel de bucle se puede explotar a nivel de sistema operativo y de arquitectura. V. F.

El paralelismo funcional a nivel de programa se puede explotar a nivel de arquitectura. V. F.

Los modos de direccionamiento pueden reducir significativamente el número de instrucciones de un programa. V. F.

La propiedad de conectividad hace referencia a la capacidad de encontrar caminos alternativo entre un origen y un destino debido a la presencia de alteraciones en la red. V. F.

Los multiprocesadores de tipo UMA tienen un tiempo acceso a memoria unificado. V. F.

En los multicomputadores no es necesario el uso de monitores ni otros mecanismos de sincronización, ya que el paso de mensajes lo hace por sí mismo. V. F.

La arquitectura MIMD de tipo COMA (Cache Only Memory Access) es de tipo UMA (Uniform Memory Access). V. F.

Los protocolos de coherencia de caché permiten que cada escritura en un bloque sea visible para las demás cachés. V. F.

En el encaminamiento en MIMD, Starvation (muerte por inanición) se produce cuando un paquete solicita un recurso y nunca se lo dan. V. F.

En VLIW, un bloque básico es un trozo de código al que se accede mediante una instrucción de salto a la primera instrucción del bloque y en el que pueden existir instrucciones de salto en él. V. F.

El Nivel de Especulación indica hasta qué etapa se ejecutan las instrucciones que siguen en un camino especulativo después de un salto. V. F.

Las instrucciones de tipo aritmético-lógicas acceden a memoria en su procesamiento. V. F.

En predicción dinámica implícita se almacena la dirección de la instrucción que se ejecutó después de la instrucción de salto en cuestión. V. F.

Los modelos de simulación de benchmarks se utilizan en fases muy tempranas de diseño para realizar estimaciones generales del rendimiento. V. F.