Arquitectura de Computadores

El lenguaje de programación de alto nivel, como C, se traduce directamente a lenguaje de máquina sin la intervención de un compilador. V. F.

El datapath es la parte del procesador que se encarga de controlar las operaciones del hardware. F. V.

La unidad aritmético-lógica (ALU) es responsable de realizar operaciones matemáticas y lógicas en un procesador. V. F.

En el contexto de la arquitectura de computadores, el rendimiento se puede comparar con el tiempo de viaje de un vehículo. V. F.

La eficiencia energética de un procesador es una medida que siempre se considera al comparar su rendimiento. V. F.

El número global de instrucciones por programa (N) se ve afectado únicamente por el algoritmo utilizado. V. F.

Un procesador RISC-V con diseño de ciclo único tiene un CPI de 1. V. F.

El tiempo de ciclo (Tc) se determina únicamente por la frecuencia del reloj del procesador. V. F.

Un procesador con un número de ciclos por instrucción (CPI) más alto siempre será más lento que uno con un CPI más bajo. V. F.

El procesador B en el ejemplo de ejecución de tareas es más rápido que el procesador A a pesar de tener un mayor número de instrucciones. V. F.

La segmentación (pipelining) permite que varias instrucciones se procesen simultáneamente en una CPU. V. F.

El objetivo de la segmentación es aumentar la duración del tiempo de ejecución de cada instrucción individual. V. F.

En un procesador secuencial, cada instrucción pasa por todas las etapas del pipeline. V. F.

En un procesador segmentado, la frecuencia máxima de reloj se puede aumentar al optimizar el tiempo de cada etapa del pipeline. V. F.

El tiempo de ejecución total (TCPU) se puede representar como el producto del número de instrucciones, el CPI y el tiempo de ciclo (Tc). V. F.

La segmentación en el pipeline permite que una tarea individual se complete más rápido. V. F.

El rendimiento potencial de un sistema segmentado es igual al número de etapas en el pipeline. V. F.

El pipelining no ayuda a reducir el tiempo necesario para llenar y vaciar el pipeline. V. F.

La mejora en la velocidad de un pipeline puede ser lograda al equilibrar las duraciones de las etapas. V. F.

La segmentación no afecta el número de ciclos por instrucción (CPI) en un procesador. V. F.

En la arquitectura RISC-V segmentada, las etapas del pipeline son Instruction Fetch (IF), Instruction Decode (ID), Execute (EX), Memory Access (MEM) y Write Back (WB). V. F.

El tiempo de ciclo en un procesador de ciclo único es más corto que en un procesador segmentado. V. F.

La etapa de Write Back (WB) en un pipeline segmentado implica la escritura de resultados en la memoria. V. F.

El tiempo de instrucción (latencia) en un pipeline segmentado es menor que en un procesador secuencial. V. F.

En un pipeline de RISC-V, todas las etapas tienen la misma duración para optimizar el rendimiento. V. F.

La latencia de ejecución para una serie de instrucciones es constante en un pipeline. V. F.

El CPI (Ciclos por instrucción) en un procesador segmentado puede ser inferior a 1. V. F.

En un pipeline segmentado, el tiempo de acceso a la memoria se lleva a cabo en la etapa de Memory Access (MEM). V. F.

En la ruta de datos secuencial de RISC-V, solo una instrucción puede acceder a cualquier recurso en un ciclo de reloj. V. F.

La arquitectura segmentada de RISC-V permite un acceso más eficiente a los recursos al permitir que varias instrucciones accedan a diferentes recursos en el mismo ciclo de reloj. V. F.

En una ruta de datos segmentada de RISC-V, cada etapa del pipeline procesa datos de una instrucción diferente. V. F.

Los registros de pipeline (pipeline registers) se utilizan para almacenar los resultados de las instrucciones entre las etapas del pipeline. V. F.

La etapa IF (Instruction Fetch) se encarga de decodificar la instrucción. V. F.

En la etapa ID/EX, solo se envía la instrucción, sin los datos, para que el control funcione correctamente. V. F.

La etapa EX/MEM es responsable de almacenar datos en la memoria. V. F.

El control en la arquitectura RISC-V se calcula durante la etapa de ejecución (EX). V. F.

Los registros de encauzamiento (pipeline registers) no almacenan la información de control para las etapas posteriores. V. F.

En un pipeline de RISC-V, la instrucción más reciente se encuentra en la etapa más a la derecha. V. F.

La arquitectura RISC-V segmentada puede ejecutar múltiples instrucciones en el mismo ciclo de reloj al permitir el acceso simultáneo a los recursos. V. F.

El control de escritura (WB) se puede generar en la etapa ID y se utiliza en la etapa MEM. V. F.

Los riesgos en la segmentación se refieren a situaciones en las que el flujo de trabajo de las instrucciones se interrumpe o retrasa. V. F.

La inserción de una burbuja en el pipeline se utiliza para eliminar los riesgos que pueden afectar la ejecución de las instrucciones. V. F.

La segmentación de unidades de coma flotante se realiza de manera idéntica a la de instrucciones enteras, sin ninguna consideración especial. V. F.

Un riesgo estructural ocurre cuando el hardware permite el acceso simultáneo a un recurso por múltiples instrucciones. V. F.

Los riesgos de datos se producen cuando las instrucciones no tienen dependencia de datos. V. F.

Los riesgos de control están asociados a cambios en el flujo del programa, como saltos o llamadas a funciones. V. F.

La etapa EX de una instrucción puede obtener el valor correcto de un registro, incluso si la escritura de ese registro por otra instrucción aún no se ha completado. V. F.

Es posible leer de la memoria dos veces en el mismo ciclo de reloj sin que se produzca un riesgo estructural. V. F.

La detección de riesgos en la segmentación no tiene un impacto significativo en el rendimiento global del procesador. V. F.

Todos los tipos de riesgos en segmentación son iguales y requieren el mismo manejo. V. F.

Un riesgo estructural se produce cuando varias instrucciones compiten por el acceso a un único recurso físico en el hardware. V. F.

La solución más eficiente para resolver un riesgo estructural es agregar más hardware. V. F.

Una forma de manejar los riesgos estructurales es insertar instrucciones nops en el código. V. F.

El diseño del RegFile en RV32IM previene los riesgos estructurales al permitir múltiples accesos simultáneos. V. F.

Si el RegFile no admite lectura y escritura simultáneas, pueden ocurrir riesgos estructurales. V. F.

La CPU puede leer tanto la memoria de instrucciones (IMEM) como la memoria de datos (DMEM) en el mismo ciclo sin riesgos estructurales si ambas son el mismo hardware. V. F.

La separación de IMEM y DMEM es una característica del diseño RV32IM que ayuda a evitar riesgos estructurales. V. F.

Un riesgo estructural puede resolverse completamente simplemente reorganizando las instrucciones en el código. V. F.

Las instrucciones en el flujo de un programa pueden acceder al RegFile simultáneamente sin crear conflictos si se diseña adecuadamente. V. F.

Los riesgos estructurales no tienen impacto en el rendimiento general de un procesador. V. F.

Un riesgo de datos ocurre cuando una instrucción intenta leer un registro antes de que una instrucción anterior haya terminado de escribir en ese registro. V. F.

Los riesgos de datos son irrelevantes en el procesamiento de instrucciones en un pipeline. V. F.

Los riesgos de datos solo pueden ocurrir en el acceso al banco de registros. V. F.

El uso de adelantamiento (forwarding) permite que una instrucción use el resultado de otra instrucción antes de que se haya escrito en el banco de registros. V. F.

El reordenamiento de código puede ayudar a resolver los riesgos de datos y mejorar el rendimiento del programa. V. F.

Las instrucciones que no tienen dependencias pueden ejecutarse simultáneamente sin crear riesgos de datos. V. F.

El adelantamiento es una solución que evita todas las detenciones causadas por riesgos de datos. V. F.

Las dependencias en el acceso al banco de registros no son un problema si las instrucciones son ejecutadas en un ciclo de reloj diferente. V. F.

Cuando se utiliza la instrucción lw (load word), siempre se produce un riesgo de datos si la instrucción siguiente accede al mismo registro de destino. V. F.

El uso de instrucciones nops es una solución efectiva para resolver todos los tipos de riesgos de datos. V. F.

Un riesgo de control ocurre cuando el flujo de procesamiento de las instrucciones depende de una instrucción anterior. V. F.

Los riesgos de control son irrelevantes para las instrucciones de salto incondicional. V. F.

Los saltos condicionales son problemáticos en el pipeline porque la decisión de tomar el salto se realiza en etapas posteriores del pipeline. V. F.

El desenrollado de bucles es una técnica que mejora la eficiencia al reducir el número de instrucciones de salto. V. F.

La predicción de saltos puede reducir el número de ciclos perdidos, pero si la predicción es incorrecta, se producirán ciclos de penalización. V. F.

Los riesgos de control solo ocurren en bucles, no en otras partes de un programa. V. F.

Las instrucciones de salto incondicional siempre afectan el contador de programa de forma predecible. V. F.

El reordenamiento de código no tiene impacto en los riesgos de control. V. F.

La técnica de predicción de saltos implica que el procesador adivina si un salto será tomado o no antes de conocer el resultado. V. F.

El hardware necesita detenerse completamente cuando se detecta un riesgo de control. V. F.

La ejecución especulativa permite ejecutar instrucciones antes de estar seguros de si son necesarias. V. F.

Cuando una predicción de salto resulta ser incorrecta, el procesador continúa con la ejecución de las instrucciones especulativas. V. F.

La ejecución especulativa mejora la eficiencia del procesador, pero puede aumentar el consumo de ciclos de CPU. V. F.

El almacenamiento y los registros se pueden actualizar inmediatamente después de la ejecución de una instrucción especulativa. V. F.

Un mecanismo es necesario para deshacer la ejecución de instrucciones especulativas que no deberían haber sido procesadas en una máquina secuencial. V. F.

La ejecución especulativa no se utiliza en procesadores de altas prestaciones. V. F.

Cuando se verifica que una instrucción especulativa corresponde al camino correcto, se actualiza el registro bloqueado con el valor del almacenamiento temporal. V. F.

Las instrucciones completadas a través de la ejecución especulativa siempre se utilizan en el flujo del programa. V. F.

La ejecución especulativa no tiene impacto en la eficiencia de la ejecución. V. F.

La ejecución especulativa y la predicción de saltos trabajan en conjunto para optimizar el rendimiento del procesador. V. F.