Un procesador multi-core se clasifica como: MIMD MISD SISD MISD.
La ISA de MIPS Utiliza bifurcaciones con condiciones sobre bits con codigo de condicion Es del tipo registro/memoria Requiere que todos los accesos esten alineados Utiliza instruncciones de longitud variable.
Indique cual de las siguientes respuestas no fue un efecto de la aparicicón de los procesadores RISC Mejora de la capacidad disponible Dominio de computadores basadas en microprocesadores Mejora del ratio coste/rendimiento El dominio del paralelismo a nivel de hilo.
El primer microprocesador(intel 4004) fue un procesador de 32 bit 32 bit 16 bit 4 bit.
Durante el periodo historico que va de 1986 a 2005 el crecimiento del rendimiento de los procesadores Fue aproximadamente del 25% anual Se estanco Fue del 52% durante el periodo Fue el 52% al año.
El paralelismo a nivel de peticiones Explota el paralelismo de datos y tareas Explota el paralelismo de datos con ayuda del compilador Explota el paralelismo de datos aplicando una instruccion a varios datos en paralelo Explota el paralelismo en tareas altamente desacopladas.
El paralelismo a nivel de instruccion Explota el paralelismo en tareas altamente desacopladas Explota el paralelismo de datos con ayuda del compilador Explota el paralelismo de datos aplicando una instruccion a varios datos en paralelo Explota el paralelismo de datos y tareas.
Indique cual de los siguientes modelos no requiere necesariamente de la reestructuracion de los programas TLP DLP RLP ILP.
Las arquitecturas vectoriales y las GPU Explotan el paralelismo de datos aplicando una instrunccion a varios datos en paralelo Explota el paralelismo de datos con ayuda del compilador Explota el paralelismo de datos o tareas en hardware altamente acoplado, permitiendo interaccion entre hilos Explota el paralelismo en tareas altamente desaclopadas.
El cluster de computadores se clasifica como MIMD MISD SISD MISD.
El termino arquitectura de computadores Describe la implementación fisica del microprocesador Describe el diseño logico y fisico del microprocesador Describe la interconexion interna de los elementos del microprocesador Describe los atributos del computador visibles para el programador.
La ISA x86 Requiere que todos los accesos esten alineados Utilizas bifurcaciones sobre valores de registros Es del tipo load/store Utiliza instruncciones de longitud variable.
Una GPU se clasifica como MIMD MISD SISD SIMD.
Un warehouse-scale computer se clasifica como MIMD MISD SISD MISD.
La ley de Moore esta relacionada con El incremento de consumo de potencia El incremento de la frecuencia de reloj El incremento de rendimiento El incremento del numero de transistores a lo largo del tiempo.
Un computador MIMD Es mas barato que SIMD Es menos flexible que SIMD Es mas caro que SIMD Requiere granularidad.
El paralelismo a nivel de instruccion Requiere la transformacion de los programas por el programador Solamente es posible en presencia de multiples unidades funcionales Oculta los detalles del paralelismo gracias al soporte del compilador Requiere procesadores superescalares.
El benchmark SPECWeb es Un benchmark para servidores Forma parte de SPEC Un benchmark para desktop Un benchmark para empotrados.
Cual no es causa de la reduccion del coste de un computador a lo largo del tiempo Venta del mismo producto por multiples fabricantes La ley de la oferta y la demanda Principio de la curva de aprendizaje Altos volumenes de fabricacion.
Sobre RAID 0 La capacidad de almacenamiento es la suma de las capacidades individuales Ofrece tolerancia ante fallos No incrementa el ancho de banda en las escrituras Usa codigos Hamming.
Seleccione la afirmacion correcta sobre RAID 1 Ofrece mayor ancho de banda solamente en operaciones de lectura No ofrece tolerancia a fallos Ofrece mayor ancho de banda tanto en operaciones de lectura como de secuencia Ofrece mayor ancho de banda solamente.
Un pipeline de profundidad N Divide por N el througput de la version sin pipeline Divide por N el ancho de banda de la version sin pipeline Multiplica por N el throughput de la version sin pipeline Multiplica por N el ancho de banda necesario de la version sin pipeline.
Indique cual de los siguientes no es un tipo de riesgo que puede producirse en un pipeline Riesgo de dependencia Riesgo estructural Riesgo de datos Riesgo de control.
En un pipeline los riegos estructurales Se producen debido a unidades funcionales totalmente segmentadas Son evitables pero se encarece el hardware Se producen si no se separa la cache de instruncciones de la de datos A veces no se pueden evitar.
La aproximacion mas simple de forma genenral ante un riesgo es Detener el flujo de instruncciones Vaciar el pipeline Predecir siempre los saltos a no-tomado Detener el flujo de datos.
Se denomina bloque basico a Una secuencia de instrucciones en la que todos los saltos son incondicionables Una secuencia de instruncciones sin saltos Una secuencia de instruncciones que no incluye operaciones load/store Un bloque de codigo que se puede invocar desde varios puntos del programa.
Un predictor con correlacion (2,2) con 4K entradas requiere 16KB 8KB 4KB 32KB.
Con planificacion dinamica La ejecucion siempre es en-orden La etapa de decodificacion se separa en dos etapas diferenciadas Los unicos riesgos posibles son RAW La finalizacion de las instruncciones debe ser en orden.
En el multi-hilo de grano grueso Se pueden ocultar detenciones cortas y largas Se debe vaciar o congelar el pipeline El procesador debe poder cambiar de hilo en cada ciclo de reloj Hacen falta ROB (reorder buffer) separados.
El principio de localidad espacial Se da en el recorrido de arrays Afecta al acceso de datos Se en los accesos a las variables Se da en la reutilizacion de variables.
El principio de localidad temporal Se da en los bucles de los programas Afecta al acceso de datos Se en los accesos a las variables Se da en la reutilizacion de variables.
La tasa de aciertos se calcula Dividiendo la suma de aciertos y fallos por el numero de aciertos Dividiendo el numero de fallos por el numero de acierto Dividiendo el numero de aciertos por la suma de aciertos y fallos Dividiendo el numero de aciertos por el numero de fallos.
La optimizacion de dar prioridad a los fallos de lectura sobre los de escritura Reduce la penalizacion por fallo No necesita un bufer de escritura Reduce el tiempo de acierto Reduce la tasa de fallos.
La memoria virtual Reduce la parte de un programa que es necesario tener en memoria Incrementa el coste de las aplicaciones multi-hilo No permite fijar atributos a nivel de pagina No permite proteger los datos del nucleo.
Se denomina hipervisor A cada una de las maquinas virtuales que se ejecutan A la aplicacion que se ejecuta dentro de una maquina virtual Al sistema operativo que se ejecuta dentro de una maquina virtual Al monitor de las maquinas virtuales.
Una de las ventajas de los protocolos de espionaje es que No existe una estructura de datos centralizada Hay 1 procesador que se encargan de la sincronizacion Los datos estan siempre en alguna de las caches de los procesadores Existe poca comunicacion entre los procesadores al existir una estructura centralizada.
MSI es Un protocolo de invalidacion de cache que asegura la coherencia de los datos y esta basado en espionaje del bus Multi Symmetric instruction ILP a nivel de multiprocesadores simetricos Un protocolo de actualizacion Un protocolo de invalidacion de cache.
El modelo de consistencia de adquisicion/liberacion Es un modelo teorico que no tiene implementacion practica A diferencia de la consistencia debil no distingue operaciones de sincronizacion Es mas relajado que la cosistencia u ordenacion debil Es menos relajado que la consistencia debil.
En un sistema con consistencia secuencial No se puede escribir dos vecces seguidas sobre la misma posicion de memoria por parte de procesadores distintos Las operaciones de memoria de los distintos procesadores se ordenan segun un orden arbitrario que fija la red de interconexion Las operaciones de memoria parecen como si se ejecutaran atomicamente unas con respecto a otras Las caches son simpre de escritura inmediata(write-through).
En la sincronizacion de datos en memoria compartida, test and set es Es una secuencia de intercambio de datos multicores, de forma atomica Es una secuencia atomica que transfire el dato de una posicion de memoria a un registro y escribe "1" en dicha posicion de memoria Es una secuencia que transfiere datos de una posicion de memoria a un registro y escribe "1" en dicha posicion de memoria Es una secuencia atomica que transfire el dato de una posicion de memoria a un registro y escribe "0" en dicha posicion de memoria.
|
