Arquitectura de Computadores UC3M

*Un procesador multi-core se clasifica como: MIMD. MISD. SISD. MISD.

*Un procesador de un único núcleo se clasifica como. SISD. MIMD. SIMD. MISD.

*Una GPU se clasifica como. MIMD. MISD. SIMD. SISD.

*Un Warehouse-scale computer se clasifica como. SIMD. MISD. MIMD. SISD.

*Un clúster de computadores se clasifica como. MIMD. SIMD. SISD. MISD.

*Indice cuál de las siguientes respuestas no fue un efecto de la aparición de los procesadores RISC. a. Mejora de la capacidad disponible. b. Dominio de computadores basados en microprocesadores. c. Mejora del ratio coste/rendimiento. d. El dominio del paralelismo a nivel de hilo.

*La potencia dinámica. a. Crece cuadráticamente con la frecuencia de conmutación. b. Es independiente de la frecuencia de conmutación. c. Crece linealmente con el voltaje. d. Crece linealmente con la frecuencia de conmutación.

*El primer microprocesador(intel 4004) fue un procesador de. a. 32 bit. b. 8 bit. c. 16 bit. d. 4 bit.

*Durante el periodo histórico que va de 1986 a 2005 el crecimiento del rendimiento de los procesadores. a. Fue aproximadamente del 25% anual. b. Se estancó. c. Fue del 52% durante el período. d. Fue el 52% al año.

*El paralelismo a nivel de peticiones. a. Explota el paralelismo de datos o tareas en hardware altamente acoplado,permitiendo interacción entre hilos. b. Explota el paralelismo de datos con ayuda del compilador. c. Explota el paralelismo de datos aplicando una instrucción a varios datos en paralelo. d. Explota el paralelismo en tareas altamente desacopladas.

*El paralelismo a nivel de instrucción. a. Explota el paralelismo en tareas altamente desacopladas. b. Explota el paralelismo de datos con ayuda del compilador. c. Explota el paralelismo de datos aplicando una instrucción a varios datos en paralelo. d. Explota el paralelismo de datos o tareas en hardware altamente acoplado,permitiendo interacción entre hilos.

*El paralelismo a nivel de instrucción. a. Requiere la transformación de los programas por programador. b. Requiere procesador superescalares. c. Oculta los detalles del paralelismo gracias al soporte del compilador. d. Solamente es posible en presencia de múltiples unidades funcionales.

*Indique cuál de los siguientes modelos no requiere necesariamente la reestructuración de los programas. a. TLP:Thread Level Parallelism. b. DLP:Data Level Parallelism. c. RLP:Request Level Parallelism. d. ILP:Instruction Level Parallelism.

*Las arquitecturas vectoriales y las GPU. a. Explotan el paralelismo de datos aplicando una instrucción a varios datos en paralelo. b. Explota el paralelismo de datos con ayuda del compilador. c. Explota el paralelismo de datos o tareas en hardware altamente acoplado,permitiendo interacción entre hilos. d. Explota el paralelismo en tareas altamente desacopladas.

*El término arquitectura de computadores. a. Describe la implementación física del microprocesador. b. Describe el diseño lógico y físico del microprocesador. c. Describe la interconexión interna de los elementos del microprocesador. d. Describe los atributos del computador visibles para el programador.

*La ISA x86. a. Requiere que todos los accesos estén alineados. b. Utilizas bifurcaciones sobre valores de registros. c. Es del tipo load/store. d. Utiliza instrucciones de longitud variable.

*La ISA de MIPS: a. Requiere que todos los accesos estén alineados. b. Utiliza instrucciones de longitud variable. c. Utiliza bifurcaciones con condiciones sobre bits con código de condición. d. Es del tipo registro/memoria.

*La Ley de Moore está relacionada con. a. El incremento del consumo de potencia a lo largo del tiempo. b. El incremento de la frecuencia de reloj a lo largo del tiempo. c. El incremento del rendimiento por unidad de potencia a lo largo del tiempo. d. El incremento del número de transistores a lo largo del tiempo.

*Un Computador MIMD. a. Es más barato de SIMD. b. Es menos flexible que SIMD. c. Es más caro que SIMD. d. Requiere granularidad suficiente de tarea.

*La Ley de Moore dejó de cumplicarse a partir de 2005. a. Verdadero. b. Falso.

*Indica qué propiedad de los procesadores ha seguido creciendo exponencialmente a partir de 2005. a. El rendimiento por ciclo de reloj. b. El número de transistores. c. La frecuencia de reloj. d. El consumo.

*La carga capacitiva: a. Depende del voltaje. b. Depende del número de transistores conectados a una entrada. c. Depende de la frecuencia de conmutación. d. Depende del número de transistores conectados a una salida.

*Energía dinámica. a. Aumenta linealmente con la tensión o voltaje. b. Aumenta linealmente con la frecuencia de conmutación. c. Aumenta cuadráticamente con la frecuencia de conmutación. d. Es la cantidad de energía necesaria para conmutar.

*En el Benchmark SPEC. a. Un Benchmark para sistema móvil. b. Un Benchmark para empotrados. c. Un Benchmark para servidores. d. Un Benchmark para Desktop(escritorio).

El benchmark EEMBC es. a. Un Benchmark para el Desktop. b. Un Benchmark para empotrados. c. Un Benchmark para servidores. d. Forma parte de SPEC.

*El Benchmark de SPECWeb es. a. Forma parte de SPEC. b. Un Benchmark para el Desktop(escritorio). c. Un Benchmark para los servidores. d. Un Benchmark para empotrados.

*El Benchmark Dhrystone. a. Forma parte de SPEC. b. Un Benchmark para empotrados. c. Un Benchmark a para el Desktop(escritorio). d. Un Benchmark para los servidores.

*En el Benchmark SPEC. a. Todos los programas utilizan aritmética de enteros. b. Todos los programas utilizan aritmética de punto de navegación. c. Todos los programas están escritos en Java, C o C ++. d. Hay una mezcla de programas enteros y coma flotante.

*La disponibilidad. a. No depende del tiempo medio entre fallos. b. Es una métrica definida para un instante de tiempo . c. Es una métrica que considera un intervalo de tiempo. d. Es una métrica constante independiente del tiempo.

*Fiabilidad. a. Es una métrica definida para un instante de tiempo. b. Es una métrica constante independiente del tiempo. c. Depende del tiempo medio entre fallos. d. Es una métrica que considera un intervalo de tiempo.

La configuración del discos espejos (mirroring) corresponde a. a. RAID 1. b. RAID 1+0. c. RAID 0+1. d. RAID 0.

*La distribución de bloques (striping) corresponde a. a. RAID 0. b. RAID 1+0. c. RAID 0+1. d. RAID 1.

*¿Cuál no es la técnica de eficiencia energética en procesadores?. a. Uso de memorias caché multinivel. b. Escalado dinámico de voltaje y frecuencia (DVFS). c. Desactivación de reloj de unidades inactivas. d. Overclocking automático.

*¿Cuál no es una causa de la reducción del coste de un computador a lo largo del tiempo?. a. Altos volúmenes de fabricación. b. La ley de la oferta y la demanda. c. Venta el mismo producto por múltiples fabricantes (commodity). d. Principio de la curva de aprendizaje.

*La fiabilidad es una función de probabilidad R, de modo que R (1) es siempre igual. a. Un valor entre 0 y 1. b. 1. c. Infinito. d. 0.

*La fiabilidad es una función de probabilidad R, de modo que R (0) es siempre igual. a. Un valor entre 0 y 1. b. 1. c. Infinito. d. 0.

*La fiabilidad es una función de probabilidad R, de modo que R (infinito) es siempre igual. a. Un valor entre 0 y 1. b. 1. c. Infinito. d. 0.

*Seleccione la opción correcta en RAID 0. a. No incrementa el ancho de banda de escrituras. b. Uso de código Hamming(RAID 2). c. Capacidad de almacenamiento es la suma de las capacidades individuales. d. Ofrece tolerancia a fallos.

*Seleccione la declaración correcta en RAID 1. a. Ofrece mayor ancho de banda solamente para operaciones de escritura. b. Ofrece Mayor ancho de banda solamente en operaciones de lectura. c. Ofrece Mayor ancho de banda tanto en operaciones de lectura como de escritura(Rd0). d. No ofrece tolerancia a fallos.(RAID 0).

*En el último año el ancho de banda de los discos y procesador. a. Ha mejorado menos que la latencia. b. Ha mejorado mucho más que la latencia.

*El mayor problema con RAID4 ES: a. El disco de paridad se convierte en un cuello de botella. b. Siempre pierde el 50 % del espacio de almacenamiento. c. La implementación es muy costoso. d. No ofrece tolerancia a fallos.

*La única métrica totalmente fiable para comparar el rendimiento de dos computadores es. a. El tiempo de respuesta. b. La ejecución de programas reales. c. El tiempo de CPU. d. La ejecución de benchmarks sintéticos.

*En un sistema paralelo. a. La fiabilidad es el producto de las fiabilidades individuales. b. La fiabilidad del sistema es menor que cualquier fiabilidad individual. c. El sistema falla cuando algún componente falla. d. La fiabilidad del sistema puede ser superior a las fiabilidades de los componentes.

*En un sistema serie. a. El sistema falla cuando todos los componentes fallan. b. La fiabilidad es mayor que el componente más fiable. c. La fiabilidad total es 1 menos el producto de las fiabilidades. d. Se asume que los fallos son independientes.

*El rendimiento es una métrica. a. Más alta cuanto mayor es el tiempo de ejecución. b. Directamente proporcional al tiempo de ejecución. c. Inversa al tiempo de ejecución. d. Independiente del tiempo de ejecución.

*En un procesador MIPS con un pipeline de cinco etapas, la actualización del contador de programa se realiza en la etapa de: a. Captación. b. Memoria. c. Ejecución. d. Decodificación.

En un procesador MIPS con un pipeline de cinco etapas, la extensión de signo de los desplazamientos se realiza en la etapa de: a. Captación. b. Memoria. c. Ejecución. d. Decodificación.

*Un pipeline de profundidad N: a. Divide por N el ancho de banda necesario de la versión sin pipeline. b. Multiplica por N el ancho de banda necesario de la versión sin pipeline. c. Multiplica por N el throughput de la versión sin pipeline. d. Divide por N el throughput de la versión sin pipeline.

*La efectividad aproximada del compilador para las bifurcaciones retrasadas con una ranura de retraso viene dada por el siguiente hecho: a.Rellena en torno al 80% de los slots de forma útil. b.Rellena en torno al 100% de los slots de forma útil. c.Rellena en torno al 50% de los slots de forma útil. d.Rellena en torno al 60% de los slots de forma útil.

*En un procesador MIPS con un pipeline de cinco etapas: a. La latencia ideal es de 5 ciclos y el throughput es de 1 instrucción ciclo. b. La latencia ideal de de 1 ciclo y el throughpu es de 5 instrucciones por ciclo. c. La latencia ideal es de 1 ciclo y el trhoughput es de 1 instrucción ciclo. d. La latencia ideal es de 5 ciclos y el throughput es de 5 instrucciones por ciclo.

*La predicción de bifurcaciones basada en perfil de ejecución: a. No requiere la recogida de estadísticas. b. Se basa en que cada bifurcación de un programa está fuertemente sesgada. c. Se utiliza habitualmente por la mayoría de los compiladores. d. No depende de la carga de trabajo concreta.

*La aproximación más simple, de forma general, ante un riesgo es: a. Predecir siempre los saltos a no-tomado. b. Detener el flujo de datos. c. Vaciar el pipeline. d. Detener el flujo de instrucciones.

*En el caso de una predicción de salto a tomado: a. El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario. b. La predicción se resuelve en tiempo de ejecución. c. El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario. d. El compilador no puede hacer nada.

*En el caso de una predicción de salto a no-tomado: a. El compilador no puede hacer nada. b. La predicción se resuelve en tiempo de ejecución. c. El compilador puede poner la opción más frecuente como no-tomada e invertir la condición si es necesario. d. El compilador puede poner la opción más frecuente como tomada e invertir la condición si es necesario.

*En un procesador VLIW(Very Large Instruction Word. a. Es muy complejo para el compilador encontrar paralelismo. b. La compatibilidad binaria no plantea problemas. c. Genera código ejecutable más compacto. d. La detección de riesgos se hace por hardware.

*Un riesgo de tipo RAW: a. Se conoce también como dependencia verdadera. b. No puede darse en un MIPS con pipeline de cinco etapas. c. Se conoce también como dependencia de salida. d. Se conoce también como anti-dependencia.

*Un riesgo de tipo WAR: a. Se conoce también como dependencia verdadera. b. No puede darse en un MIPS con pipeline de cinco etapas. c. Se conoce también como dependencia de salida. d. Se conoce también como anti-dependencia.

*Un riesgo de tipo WAW: a. Se conoce también como dependencia verdadera. b. No puede darse en un MIPS con pipeline de cinco etapas. c. Se conoce también como dependencia de salida. d. Se conoce también como anti-dependencia.

En un pipeline, la técnica del forwarding se utiliza para resolver: a. Dependencias de control. b. Dependencias de datos de tipo WAW. c. Dependencia de datos de tipo WAR. d. Dependencias de datos de tipo RAW.

*El desenrollamiento de bucles: a. Disminuye el ILP disponible. b. No afecta a la tasa de fallos de la caché de instrucciones. c. Incrementa la ganancia con cada desenrollamiento adicional. d. Aumenta el ILP disponible.

En el desenrollamiento de bucles: a. Disminuye la longitud de bloque básico. b. Aumenta la longitud de bloque básico. c. Se pueden reutilizar los mismos registros para distintas réplicas. d. No es necesario realizar ningún ajuste al código de terminación.

En un predictor por turnos, la selección del predictor se realiza: a. Mediante una máquina de estados finitos. b. Usando un algoritmo round-robin. c. De forma alternativa. d. Mediante un contador con saturación.

*En un procesador superescalar especulativo: a. La emisión de instrucciones es especulativa. b. La planificación es dinámica con especulación. c. La ejecución especulativa es en orden. d. La detección de riesgos es especulativa.

*En un procesador superescalar estático: a. La emisión de instrucciones es estática. b. La detección de riesgos debe realizarse por el compilador. c. La planificación de instrucciones es dinámica. d. No hay ejecución fuera de orden.

*La ejecución especulativa de instrucciones: a. Requiere predicción dinámica y planificación dinámica. b. Es una técnica de planificación estática. c. Predice el código de operación de la siguiente instrucción antes de captarla. d. Es una técnica de predicción de instrucciones.

*Se denomina bloque básico a: a. Una bloque de código que se puede invocar desde varios puntos del programa. b. Una secuencia de instrucciones sin saltos. c. Una secuencia de instrucciones en la que todos los saltos son incondicionales. d. Una secuencia de instrucciones que no incluye operaciones load/store.

*Un predictor con correlación (2,2) con 4K entradas requiere: a. 32 KB. b. 16 KB. c. 8 KB. d. 4 K.

*En el multi-hilo de grano grueso: a. Se pueden ocultar detenciones cortas y largas. b. Se debe vaciar o congelar el pipeline. c. El procesador debe poder cambiar de hilo en cada ciclo de reloj. d. Hacen falta ROB (reorder buffer) separados.

*En el multi-hilo de grano fino. a. Se necesitan grandes conjuntos de registros virtuales. b. El procesador debe poder cambiar de hilo en cada ciclo de reloj. c. Se necesita una tabla de renombrado por hilo. d. No hace falta un cambio de contexto excesivamente rápido.

Señale que afirmación es cierta sobre el reorder buffer (ROB). a. Permite pasar el resultado de una instrucción a otra. b. No puede usarse con instrucciones de carga y almacenamiento. c. Permite reordenar valores del banco de registro con un criterio de reordenación definido por el programador. d. Escribe datos en destino real cuando una instrucción se finaliza.

*Indique cuál de los siguiente no es un tipo de riesgo que puede producirse en un pipeline. a. Riesgo estructural. b. Riesgo de datos. c. Riesgo de control. d. Riesgo de dependencia.

Un procesador superescalar: a. Tiene siempre un IPC menor que la unidad. b. Es el que incorpora instrucciones vectoriales. c. Puede emitir más de una instrucción por ciclo. d. Tiene siempre un CPI mayor que la unidad.

Con la planificación dinámica: a. La etapa de decodificación se separa en dos etapas diferenciadas. b. Los únicos riesgos posibles son RAW. c. La ejecución siempre es en-orden. d. La finalización de las instrucciones debe ser en orden.

*La principal desventaja de la planificación dinámica de instrucciones es. a. El hardware necesario es más complejo. b. El código optimizado para un pipeline no ejecuta de forma eficiente en otro pipeline distinto. c. No gestiona las dependencias conocidas en tiempo de compilación. d. No puede tolerar retrasos no predecibles.

*En un pipeline,los riesgos estructurales: a. Se producen si no se separa la caché de instrucciones de datos. b. A veces no se pueden evitar. c. Son evitable,pero se encarece el hardware. c. Se producen debido a unidades funcionales totalmente segmentadas.

*Un predictor de saltos por turnos. a. Combina dos predictores globales. b. Alterna entre los estados tomado y no tomado. c. Combina un predictor local y un predictor global. d. Combina dos predictores locales.

Con el uso de una arquitectura segmentada: a. Aumenta el throughput. b. Mantiene inalterado el throughput. c. Disminuye el throughput. d. Disminuye la latencia.

*La política de ubicación con menor coste hardware es: a. Correspondencia asociativa por conjuntos. b. Correspondencia directa. c. Correspondencia totalmente asociativa.

*La tasa de aciertos se calcula: a. Dividiendo el número de fallos por el número de aciertos. b. Dividiendo el número de aciertos por la suma de aciertos y fallos. c. Dividiendo la suma de aciertos y fallos por el número de aciertos. d. Dividiendo el número de aciertos por el número de fallos.

*La tasa de fallos se calcula: a. Dividiendo el número de aciertos por el número de fallos. b. Dividiendo el número de fallos por el número de aciertos. c. Dividiendo el número de fallos por la suma de aciertos y fallos. d. Dividiendo la suma de aciertos y fallos por el número de fallos.

*Para seleccionar entre las distintas vías de una memoria caché asociativa por conjuntos: a. Se usan los bits de desplazamiento. b. Se usan de forma combinada los bits de etiqueta y desplazamiento. c. Se usan los bits de índice. d. Se usan los bits de etiqueta.

El principio de localidad: a. Es una propiedad del hardware explotada por los programas. b. Afecta exclusivamente a los datos, pero no a las instrucciones. c. Es una propiedad de los programas explotada por el hardware. d. Es una propiedad que solamente se puede explotar mediante memoria caché.

*El principio de localidad temporal: a. Se da en los bucles de los programas. b. Se da en el recorrido de listas enlazadas. c. Se da en el recorrido secuencial de arrays. d. Se da en la ejecución secuencial de instrucciones.

*El principio de localidad espacial: a. Se da en los accesos a las variables de control de los bucles. b. Se da en la reutilización de variables. c. Se da en el recorrido de arrays. d. Afecta al acceso a datos, pero no al acceso a instrucciones.

*Al incrementar el tamaño de la caché: a. Se reduce el tiempo de acierto. b. Se incrementa el consumo de energía. c. No se incrementa el coste. d. Se incrementa la tasa de fallos.

Al incrementar el tamaño de bloque de la caché: a. Es una solución apropiada para los casos de baja latencia y bajo ancho de banda. b. Se incrementa la penalización por fallo. c. La caché tiene más bloques. d. Se reduce la localidad espacial.

*Al reducir el tamaño de una memoria caché: a. Se reduce la tasa de fallos. b. Se reduce el tiempo de búsqueda. c. Se reduce el tiempo de transferencia. d. Se reduce el nivel de asociatividad.

*En la política de escritura inmediata (write-through): a. No se presentan problemas de rendimiento en SMPs. b. Los aciertos de escritura no van al bus. c. Se producen problemas de propagación y serialización. d. Todas las escrituras van al bus.

*Para determinar si una determinada dirección de memoria se encuentra en una línea de memoria caché: a. Se compara la dirección de memoria con la dirección de la línea de caché. b. Se comparan sus bits de etiqueta con los de la línea de caché. c. Se comparan sus bits de desplazamiento con los de la línea de caché. d. Se comparan sus bits de índice con los de la línea de caché.

La política de ubicación más flexible es: a. Correspondencia asociativa por conjuntos. b. Correspondencia directa. c. Correspondencia totalmente asociativa.

*La política de reemplazo LRU: a. No se puede aproximar mediante la política FIFO. b. Tiene complejidad decreciente al aumentar la asociatividad. c. Tiene complejidad creciente al aumentar la asociatividad. d. Es la más fácil de implementar.

*Para seleccionar una palabra dentro de una línea de caché: a. Se utiliza el desplazamiento. b. Se utiliza el índice. c. Se busca secuencialmente dentro de la línea de caché. d. Se utiliza la etiqueta.

*En una memoria caché totalmente asociativa, en las direcciones: a. Hay igual número de bits para la etiqueta que para el índice. b. No hay bits de etiqueta. c. No hay bits de índice. d. Hay más bits de etiqueta que de índice.

La optimización de intercambio de bucles: a. Mejora la localidad temporal. b. Es independiente de la forma de almacenar las matrices de varias dimensiones. c. Mejora la localidad espacial. d. Incrementa el número de accesos con saltos.

La optimización de reordenación de procedimientos: a. Evita conflictos entre procedimientos coincidentes en el espacio. b. Se realiza en tiempo de compilación. c. Se realiza en tiempo de ejecución. d. Reduce los fallos de escritura en caché.

*La optimización de fusión de arrays: a. Sustituye múltiples arrays por un array mayor que contiene al concatenación de los anteriores. b. Transforma varios arrays del mismo tamaño en un array de estructuras. c. Incrementa los conflictos. d. Mejora sobre todo la localidad temporal.

La optimización de alineación de bloques básicos: a. Alinea el comienzo de un bloque básico a límite de página. b. Alinea el comienzo de un bloque básico a límite de línea. c. Alinea el comienzo de un bloque básico a límite de palabra. d. Alinea el comienzo de un bloque básico a límite de segmento.

*Con el acceso segmentado a la caché: a. Se divide el acceso a la caché en varias etapas. b. Se divide la caché en varios segmentos y se accede a uno de ellos. c. No se puede iniciar un acceso a la caché hasta que el anterior haya finalizado. d. Se reduce la latencia de la memoria caché.

*En un sistema de memoria virtual, la política de identificación de páginas: a. Se gestiona mediante tablas de página en la sombra. b. Se gestiona mediante una tabla de páginas global. c. Se gestiona mediante tablas de páginas por proceso. d. Se gestiona mediante etiquetas dinámicas.

En un sistema de memoria virtual, la política de reemplazo de páginas: a. Es normalmente por turnos. b. Es normalmente LRU. c. Es normalmente FIFO. d. Es normalmente aleatoria.

*En un sistema de memoria virtual, la política de ubicación de páginas es. a. Correspondencia asociativa por conjuntos. b. No existe política de ubicación. c. Correspondencia directa. d. Correspondencia totalmente asociativa.

Se denomina hipervisor: a. Al monitor de máquinas virtuales. b. A la aplicación que se ejecuta dentro de una máquina virtual. c. Al sistema operativo que se ejecuta dentro de una máquina virtual. d. A cada una de las máquinas virtuales que se ejecutan.

*La virtualización impura es: a. Una solución para arquitecturas que no son totalmente virtualizables. b. Una técnica para virtualizar un ISA ante un ISA diferente. c. Una solución para arquitecturas totalmente virtualizables. d. Una técnica basada en las extensiones Intel-VT.

*La memoria virtual. a. Reduce la parte de un programa que es necesario tener en memoria. b. Incrementa el coste de las aplicaciones multi-hilo. c. No permite fijar atributos a nivel de página. d. No permite proteger los datos del núcleo.

En el contexto de máquinas virtuales, ¿qué se conoce como memoria real?. a. La memoria física. b. La cantidad de memoria disponible para cada máquina virtual. c. Un nivel intermedio entre memoria virtual y física. d. La memoria virtual.

*Las máquinas virtuales: a. Se han popularizado aunque su sobrecarga no sea aceptable. b. No solucionan el problema de la compartición de un computador por varios usuarios. c. Comenzaron a usarse en entornos mainframe en los 90. d. Ofrecen aislamiento.

*Cuál de los siguientes no es un factor limitante del paralelismo a nivel de instrucción. a. Decremento de la ganancia cuando crece el grado de desenrollamiento. b. Mayor tasa de fallos de caché en acceso a datos. c. Incremento del tamaño del código. d. Falta de disponibilidad de registros.

La técnica de predicción de vía: a. No necesita almacenar información adicional. b. Se usa en cachés de correspondencia directa y correspondencia asociativa por conjuntos. c. Utiliza como dato de entrada una parte de la dirección de memoria a acceder. d. Se usa solamente en cachés de correspondencia totalmente asociativa.

En arquitecturas de tipo DSM se usan protocolos: a. MESI. b. MSI. c. De espionaje (snooping). d. Basados en directorio.

*Una de las ventajas de los protocolos de espionaje es que: a. Hay 1 procesador que se encargan de la sincronización. b. Existe poca comunicación entre los procesadores al existir una estructura centralizada. c. No existe una estructura de datos centralizada. d. Los datos están siempre en alguna de las cachés de los procesadores.

*DSM es. a. Un tipo de multiprocesador con memoria compartida centralizada. b. Un procesador con memoria centralizada de acceso no uniforme. c. Un tipo de multiprocesador con memoria compartida distribuida. d. Dynamic Shared Memory,un multiprocesador de memoria dinámica virtual.

*MSI es: a. Un protocolo de invalidación de caché basado en directorios. b. Multi Symmetric Instruction: ILP a nivel de multiprocesadores simétricos. c. Un protocolo de actualización de caché que asegura la coherencia de los datos. d. Un protocolo de invalidación de caché que asegura la coherencia de los datos y está basado en espionaje del bus.

*SMP es. a. Un tipo de multiprocesador con memoria compartida distribuida. b. Single Mono Processor, un procesador de un solo core. c. Un procesador con memoria centralizada de acceso no uniforme. d. Un tipo de multiprocesador con memoria compartida centralizada.

Los cerrojos. a. Nunca deben utilizarse porque son ineficientes. b. No pueden implementarse para que respeten el orden de llegada. c. Sólo pueden ser implementados con espera activa. d. Pueden ser implementados para que respeten el orden de llegada.

Un multiprocesador es: a. Un computador formado por procesadores altamente acoplados coordinado por un sistema operativo único. b. Un computador formado por procesadores altamente acoplados coordinado por varios sistemas operativos. c. Varios procesadores integrados en una placa que no comparten ningún elemento de entrada/salida. d. Un computador formado por varios cores cada uno con su espacio de memoria virtual.

Un sistema de memoria es coherente si. a. Cualquier escritura de una posición devuelve el valor más reciente que se haya escrito en esa posición. b. Cualquier lectura de una posición devuelve el valor más reciente que se haya escrito en esa posición. c. Cualquier lectura de una posición devuelve el valor más reciente que se haya leído en esa posición. d. Cualquier escritura de una posición devuelve el valor más reciente que se haya leído en esa posición.

*Un sistema con consistencia secuencial: a. Ordena, en cada ciclo de reloj, los accesos a memoria secuencialmente según el índice asignado a cada procesador. b. Solamente tiene sentido cuando es monoprocesador. c. Mantiene para cada procesador el orden de las operaciones sobre memoria emitidas por cada uno de ellos. d. Se puede demostrar que obtiene el mayor rendimiento posible para una tecnología de memoria concreta.

El modelo de consistencia de memoria: a. Solamente afecta a la interacción caché-memoria siendo transparente para el resto del sistema. b. No afecta al rendimiento puesto que es completamente transparente para el compilador. c. Solamente afecta al diseño del bus o red de interconexión para hacerlo transparente al resto del sistema. d. Afecta a la programabilidad del sistema ya que influye en la visión que el programador tiene de la memoria.

los modelos de consistencia de memoria. a. Son fundamentalmente para construir sistemas multiprocesadores basados en paso de mensajes. b. Establecen cómo se arbitra el bus de acceso a memoria. c. Especifican qué imagen de la memoria se ofrece al programador. d. Solamente indican qué mensajes han de intercambiar las cachés para mantener la coherencia y cuando se producen dichos intercambios.

*El modelo relajado de consistencia de memoria denominado consistencia u ordenamiento débil: a. Es un modelo teórico que no tiene implementación práctica. b. asume que la reordenación de operaciones de datos entre operaciones de sincronización no afecta a la corrección del programa. c. Intercala operaciones de datos y operaciones de sincronización. d. En algunos casos permite reorganizar las operaciones de sincronización.

*La operación LL/SC es. a. Es una instrucción atómico que carga un elemento de memoria y almacena una condición en la misma posición. b. Una operación que se realiza en dos fases,de tal modo que la primera instrucción carga un dato de memoria de un registro y la segunda realiza un almacenamiento a memoria si dicho dato no ha cambiado. c. Es una instrucción no atómica que carga un elemento y almacena una condición en la misma posición. d. Load Low/Store Case,carga un elemento de la parte baja de la memoria y almacena en el caso que sea necesario.

*Indique qué característica de las siguientes NO pertenece a un directorio centralizado: a. Se puede tener problemas de escalabilidad, con el número de procesadores. b. Evita multidifusión (broadcast). c. Distintas peticiones de coherencia van a distintos directorios. d. Es un cuello de botella.

*La espera activa en la sincronización de hilos: a. Se realiza completamente en modo usuario. b. El proceso espera indefinidamente con lo que queda bloqueado siempre. c. El proceso espera un tiempo definido y si no se cumple una condición de actividad aborta la operación que quería realizar. d. Es un mecanismo de sincronización en el que el proceso se queda bloqueado en una cola activa.

*En un sistema con consistencia secuencial. a. Las operaciones de memoria parecen como si se ejecutarán atómicamente unas con respecto a las otras. b. Las operaciones de memoria de los distintos procesadores se ordenan según un orden arbitrario que fija la red de interconexión. c. No se puede escribir dos veces seguidas sobre la misma posición de memoria por parte de procesadores distintos. d. Las cachés son siempre de escritura inmediata(Write-through).

*En la sincronización de datos en memoria compartida, Test and Set es: a. Es una secuencia atómica que transfiere el dato de una posición de memoria a un registro y escribe “1” en dicha posición de memoria. b. Es una secuencia atómica que transfiere el dato de una posición de memoria a un registro y escribe “0” en dicha posición de memoria. c. Es una secuencia de intercambio de datos entre multicores, de forma atómica. d. Es una secuencia que transfiere el dato de una posición de memoria a un registro y escribe “1” en dicha posición de memoria.