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Test EDI UJA EX2023

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Título del Test:
Test EDI UJA EX2023

Descripción:
Viva España

Fecha de Creación: 2024/07/09

Categoría: Otros

Número Preguntas: 20

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Temario:

El formato de representación en coma fija Exceso a 2^N-1 tiene dos representaciones para el cero. V. F.

Los formatos de representación en coma fija Módulo y Signo (MS) y Complemento a 1 (C1), tienen el mismo rango de representación. V. F.

En el funcionamiento de un decodificador, para cada combinación de valores en las entradas, se activa una o varias salidas. V. F.

La Unidad Aritmético Lógica (ALU 74181) es un dispositivo de lógica secuencial. V. F.

Un biestable T con su entrada síncrona a nivel bajo “0” y con una frecuencia de la señal de reloj de 20 kHz. La salida Q es una señal cuadrada de frecuencia 20KHz. V. F.

En el funcionamiento de un codificador sin prioridad, si se activa una sola entrada, aparece a la salida la representación del número asignado a dicha entrada. V. F.

Para implementar un demultiplexor con 8 salidas, necesito 2 demultiplexores de 2 entradas de control y un demultiplexor con 2 salidas. V. F.

Circuitos lógicos de diferentes tecnologías (familias lógicas), son compatibles en corriente si se cumple que: IOHmax > IIHmax y IOLmax < IILmax. V. F.

Una memoria RAM, con n líneas en el bus de direcciones, m líneas en el bus de datos, dispondrá como máximo de (m x 2^n) posiciones de memoria. V. F.

El semirestador binario es un dispositivo combinacional que permite realizar la resta aritmética de 2 bits. V. F.

Un restador completo de dos bits se caracteriza por tener dos entradas y dos salidas. V. F.

La siguiente igualdad A´(A´+B)= A´B, es verdadera. V. F.

En un mapa de Karnaugh de 5 variables, resulta un término producto de dos variables, por la simplificación de un grupo de 8 celdas con valor “1” (uno). V. F.

En un decodificador BCD a 7 segmentos, cuyo valor en sus entradas es 0101. Las salidas activas serán a, b, c, d y g. V. F.

Un biestable D con la entrada conectada a la salida Q cambia su salida cada vez que llega una activación de la señal de reloj. V. F.

La frecuencia máxima de trabajo de un contador asíncrono, es la inversa de la suma de los tiempos de retardo o propagación de los biestables que forman el contador. V. F.

En un contador Johnson implementado con biestables JK, la salida Q del último biestable se conecta a la entrada J del primer biestable y la salida Q´ del último biestable se conecta a la entrada K del primer biestable. V. F.

La frecuencia máxima de trabajo de un contador asíncrono de 16 estados es la mitad de la que posee otro contador asíncrono de 4 estados que utilice la misma tecnología. V. F.

Se puede obtener un contador de módulo 2 con un biestable T con su entrada conectada a “1”. V. F.

En un contador en anillo de módulo 4, la frecuencia de la señal de salida (Q) de cada uno de los biestables es igual a la frecuencia de la señal de reloj (CLK) del contador dividido por 4 (CLK/4). V. F.

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