Emergencia dolorosa Infernal

Un bit tiene dos nibbles. F. V.

El mayor número que se puede representar en binario con 10 bits es 200h. F. V.

El SBN es un código numérico de longitud fija. F. V.

Un número entero en base 10 se convierte a binario realizando divisiones sucesivas por 2 y tomando los restos de las divisiones en orden inverso (el último resto es el MSB). F. V.

En el código BCD natural, cada dígito del sistema decimal se codifica utilizando cuatro bits del sistema binario. V. F.

El formato Módulo y signo tiene un rango de representación mayor que el formato Exceso $2^{N-1}$. F. V.

Los formatos de representación numérica de 7 bits Módulo y signo y Exceso 2^{N-1}, tienen diferente rango de representación. V. F.

El formato de representación en coma fija Exceso a 2^{N-1} tiene dos representaciones para el cero. F. V.

La representación numérica de coma fija en Exceso $2^{N-1}$ usa bit de signo. F. V.

El formato de coma fija en exceso de 2^{N-1} no usa bit de signo. V. F.

En el formato de representación numérica Exceso 2^{N-1}, con N=4 bits, la representación del número -4d es igual a 1100. F. V.

Los formatos de representación en coma fija Módulo y signo y Complemento a 1, tienen el mismo rango de representación. V. F.

El empleo del Complemento a 1 o Complemento a 2 permite implementar la operación suma realizando una resta. F. V.

Los códigos de representación numérica en coma fija que son simétricos tienen una representación doble para el 0. V. F.

El rango de las distintas representaciones de cantidades enteras binarias es siempre simétrico. F. V.

El formato IEEE 754 de simple precisión utiliza 36 bits. F. V.

El formato IEEE 754 solamente permite representar números enteros. F. V.

En una operación de resta aritmética donde el minuendo es igual a 11010110 y el sustraendo es igual a 1001111, el resultado es 10000111. V. F.

El resultado de Ah-3d=11o es cierto. F. V.

Un número entero binario se multiplica por 2d simplemente añadiendo una cifra con valor 0 a la derecha. V. F.

Si dividimos por 2 un número representado en complemento a 1 y lo multiplicamos por 2 siempre obtenemos el número original. F. V.

Un código de eficiencia igual al 80% posee una redundancia del 20%. V. F.

La eficiencia del código BCD Exceso-3 es igual a 0,625. V. F.

En determinadas circunstancias utilizando la distancia de un código binario, se permite detectar y corregir errores. V. F.

La distancia de un código binario es definida como el número de bits que hay que modificar en una de las combinaciones binarias para conseguir la otra. F. V.

La técnica de la doble paridad sólo permite detectar errores. F. V.

Un código de distancia d permite corregir hasta (d-1)/2 errores. V. F.

Los circuitos TTL pueden alimentarse y funcionar normalmente con una tensión de 15VCC. F. V.

En lógica negativa un 1 lógico se puede representar con una tensión de 0V. F. V.

El fan-out se calcula tanto para nivel alto como para nivel bajo y elegimos el valor menor. V. F.

El tiempo de propagación es una característica dinámica de las familias lógicas. V. F.

Para que dos familias lógicas sean compatibles, tiene que cumplirse únicamente que el nivel de ruido a nivel alto sea mayor o igual que 0V. F. V.

Circuitos lógicos de diferentes tecnologías (familias lógicas), son compatibles en tensión si se cumple que: VOHmin>VIHmin y VOLmax<VILmax. V. F.

La frecuencia máxima de funcionamiento de una puerta lógica depende de su tiempo de retardo o propagación. V. F.

Los tiempos de propagación y transición pertenecen a las características de operación dinámicas de las familias lógicas. V. F.

En un dispositivo lógico siempre el nivel o estado alto y bajo, corresponden a 5V y 0V respectivamente. F. V.

Circuitos lógicos de diferentes tecnologías (familias lógicas), son compatibles en corriente si se cumple que: IOHmax>IIHmax y IOLmax<IILmax. F. V.

Circuitos lógicos de diferentes tecnologías (familias lógicas), son totalmente compatibles si se cumple que: IOHmax>IIHmax y IOLmax<IILmax. F. V.

El fan-out de una puerta lógica indica el número mínimo de puertas que se pueden conectar a la salida de ella. F. V.

Circuitos lógicos de diferentes tecnologías (familias lógicas), son totalmente compatibles si se cumple que: VOHmin>VIHmin y VOLmax<VILmax. F. V.

El concepto fan-out representa el número de puertas presentes en un chip. F. V.

La tecnología BiCMOS para la fabricación de puertas lógicas, combina únicamente transistores NMOS y PMOS. F. V.

Las puertas XOR y NOT forman un conjunto funcionalmente completo. V. F.

El producto aritmético y el lógico de dos variables binarias de un bit da siempre idéntico resultado. V. F.

Una puerta XOR con una de sus entradas a “1”, se comporta como una puerta NOT. V. F.

Las puertas lógicas AND y XNOR con una entrada a nivel bajo según la figura, representan un conjunto funcionalmente completo. V. F.

Las puertas lógicas OR y XOR con una entrada a nivel alto según la figura, representan un conjunto funcionalmente completo. V. F.

Una puerta NAND de 2 entradas con una entrada conectada a "1" se convierte en una puerta inversora. V. F.

Una puerta OR de 3 entradas con una entrada conectada a "1" se comporta como una OR de 2 entradas. V. F.

Se puede implementar una puerta XOR de 2 entradas, con 5 puertas NAND de 2 entradas. V. F.

El producto lógico de un número n de variables coincide con el comportamiento de la puerta AND del mismo número n de entradas. V. F.

Una puerta XOR de 2 entradas obtiene “1” en la salida solamente en el caso de que ambas entradas tomen el mismo valor. F. V.

Utilizando únicamente puertas XOR se puede implementar cualquier función lógica. F. V.

Si conectamos una puerta lógica NOT a cada una de las entradas de una puerta AND, obtenemos una puerta lógica NOR. V. F.

La salida de una puerta AND de tres entradas se pone a nivel alto siempre que una cualquiera de sus entradas esté a nivel alto. F. V.

Empleando únicamente dos puertas NAND de dos entradas, se puede implementar una puerta OR de 2 entradas. F. V.

Todas las puertas NAND pueden trabajar con lógica negativa. V. F.

Para el caso de un sistema binario, el producto lógico y el aritmético dan siempre el mismo resultado. F. V.

La suma lógica de dos bits coincide con la tabla de verdad de una puerta OR de dos entradas. V. F.

Utilizando lógica negativa, en la salida de una puerta XOR de 2 entradas hay un “1” cuando las 2 entradas son iguales. F. V.

La siguiente igualdad es cierta Aꞏ(A+B)=B. V. F.

La siguiente igualdad A´ꞏ(A´+B)=A´ꞏB, es verdadera. V. F.

La igualdad A+AꞏBꞏC’=AꞏBꞏC’ es cierta. V. F.

Las puertas NAND son asociativas. F. V.

La función F=A’+BC se puede implementar mediante 2 puertas NOR de dos entradas cada una. F. V.

La expresión AꞏB+B’=A+B’ es verdadera. V. F.

La tabla de verdad define completamente el comportamiento de una función lógica. V. F.

Las siguientes expresiones de una misma función lógica son equivalentes: $F(a,b,c,d) = \Sigma m(0,3,4,7,9,11,12,15)$, $F(a,b,c,d) = \Pi M(1,2,5,6,8,10,13,14)$. V. F.

En un mapa de Karnaugh de 4 variables resulta un término suma de dos variables por la simplificación de un grupo de 4 celdas con valor “1”. V. F.

Mediante mapas de Karnaugh podemos simplificar funciones booleanas de 6 variables. V. F.

Un mapa de Karnaugh de 3 variables tiene 6 celdillas. F. V.

La simplificación por el método de Karnaugh siempre genera la expresión más reducida de una función. V. F.

En un mapa de Karnaugh de 5 variables, resulta un término producto de 2 variables, por la simplificación de un grupo de 8 celdas con valor “1”. V. F.

Cada celdilla de un mapa de Karnaugh de una función de N variables es adyacente a N+1 celdillas. F. V.

Cada celdilla de un mapa de Karnaugh de una función de 5 variables es adyacente a 5 celdillas. V. F.

La resta aritmética y la lógica de dos variables binarias de un bit da siempre idéntico resultado. F. V.

Para ampliar un sumador en paralelo de 4 bits a un sumador en paralelo de 8 bits, hay que usar dos sumadores de 4 bits y conectar la salida de acarreo del menos significativo a la entrada de acarreo del más significativo. V. F.

Un semisumador es un dispositivo secuencial con 2 entradas y 2 salidas. V. F.

El semisumador binario es un dispositivo secuencial que permite realizar la suma aritmética de 2 bits. V. F.

El restador completo es un dispositivo que tiene 3 entradas y 2 salidas. V. F.

El semirestador es un circuito capaz de restar dos dígitos binarios del mismo peso. V. F.

Un restador completo de operandos de 2 bit, se caracteriza por tener 4 entradas y 2 salidas. F. V.

El semirestador binario es un dispositivo combinacional que permite realizar la resta aritmética de 2 bits. V. F.

A partir de sumadores completos de un bit, se pueden obtener de cuatro bits, ocho, etc., sin más que colocar en cascada cuatro, ocho, etc. sumadores de un bit. V. F.

Un sumador completo es un dispositivo secuencial que tiene 3 entradas y 2 salidas. V. F.

Un restador completo de dos bits se caracteriza por tener dos entradas y dos salidas. F. V.

El semisumador binario es un dispositivo combinacional que permite realizar la suma aritmética de 2 bits. V. F.

Una multiplicación aritmética con operandos de 2 bits se implementa mediante puertas AND únicamente. F. V.

La unidad aritmético lógica (ALU) 74181 maneja operandos de 4 bits. V. F.

La unidad aritmético lógica (ALU) 74181 es capaz de realizar 16 operaciones lógicas distintas. V. F.

La Unidad Aritmético Lógica 74181 es capaz de realizar 32 operaciones lógicas distintas. F. V.

Una Unidad Aritmético Lógica solamente permite realizar operaciones aritméticas binarias. F. V.

La Unidad Aritmético Lógica es un dispositivo secuencial que permite realizar operaciones aritméticas y lógicas. F. V.

La ULA o ALU es un dispositivo combinacional que permite realizar operaciones aritméticas y lógicas. V. F.

A partir de un multiplexor de tres entradas de control se puede implementar una función lógica de 8 variables como mínimo. F. V.

Utilizando multiplexores de una entrada de control se puede implementar cualquier función lógica. V. F.

Se puede obtener un multiplexor con 8 entradas de datos, mediante dos multiplexores de 4 entradas cada uno y un multiplexor de 2 entradas. V. F.

Un multiplexor con tres entradas de control y una de ellas conectada siempre a nivel bajo (0), se puede utilizar como un multiplexor de dos entradas de control. V. F.

Con un multiplexor de 3 entradas de control podemos implementar una puerta XOR de 4 entradas. V. F.

A partir de un multiplexor de 3 entradas de control se puede implementar una función lógica de 2 variables como máximo. F. V.

Un multiplexor es un selector de datos equivalente a un conmutador de N entradas y una salida. V. F.

Un multiplexor es un dispositivo secuencial conocido como módulo lógico universal. F. V.

Se puede obtener un demultiplexor con 8 salidas de datos, mediante 1 demultiplexor de 2 salidas y 2 demultiplexores de 4 salidas cada uno. V. F.

Para implementar un demultiplexor con 8 salidas, necesito 2 demultiplexores de 2 entradas de control y un demultiplexor con 2 salidas. V. F.

A partir de un multiplexor de tres entradas de control se puede implementar una función lógica de 3 variables. V. F.

Un demultiplexor de 3 entradas de control, puede ser implementado con 2 demultiplexores de 2 entradas de control y 1 demultiplexor de 1 entrada de control. V. F.

Un demultiplexor puede funcionar como un circuito conversor de datos serie a paralelo. V. F.

De forma general, un demultiplexor tiene una entrada de datos y 2ꞏn salidas, siendo n el número de entradas de control. F. V.

Se puede obtener un demultiplexor con 8 salidas de datos, mediante 1 demultiplexor de 1 entrada de control y 2 demultiplexores de 2 entradas de control. V. F.

Un demultiplexor es un convertidor paralelo-serie. F. V.

Un demultiplexor es un sistema combinacional con n entradas de control y 2n entradas de datos. V. F.

En un codificador sin prioridad al excitarse varias entrada a la vez, las salidas del mismo corresponden a la entrada de mayor valor decimal. F. V.

Si un codificador de prioridad octal-binario tiene sus entradas 3, 4, 5 y 6 en un nivel activo, la salida binaria activa a nivel alto será 011. F. V.

Si un codificador de prioridad hexadecimal-binario tiene sus entradas 3, 4, 5 y 7 en un nivel activo, la salida binaria será 111. F. V.

En un decodificador BCD a 7 segmentos, cuyo valor en sus entradas es 0111. Las salidas activas serán a, b, d, e y g. F. V.

En un decodificador BCD a 7 segmentos, cuyo valor en sus entradas es 0101. Las salidas activas serán a, b, c, d y g. F. V.

En un decodificador BCD a 7 segmentos, cuyo valor en sus entradas es 1001. Las salidas activas serán a,c,d,f y g. F. V.

En el funcionamiento de un decodificador, para cada combinación de valores en las entradas, se activa una o varias salidas. V. F.

El decodificador binario es un dispositivo secuencial con n entradas y 2n salidas, de las que únicamente se activa una en cada instante. F. V.

En un circuito secuencial las salidas en un determinado instante dependen de los valores de las entradas en ese instante y del valor presente en la salida en ese instante. F. V.

Un biestable es el dispositivo encargado de almacenar un bit y de mantener dicho valor hasta que sea sustituido por otro. V. F.

Una memoria ROM, con n entradas de direcciones, m salida de datos, dispondrá de 2^n * m celdas. V. F.

En una memoria ROM de capacidad de palabra (direcciones de memoria) 64 y 8 bits de longitud de palabra, el número de celdas o bits de memoria es de 256. F. V.

En una memoria con 32 posiciones de memoria y 8 bits de tamaño de palabra, el número de celdas o bits de memoria es de 256. V. F.

Una memoria RAM, con n líneas en el bus de direcciones, m líneas en el bus de datos, dispondrá como máximo de mꞏ2^n posiciones de memoria. F. V.

Una memoria RAM, con n entradas de dirección, m salidas de datos, dispondrá de mꞏ2^n bytes. F. V.

El Kilobyte y el Kibibyte representan la misma cantidad de información. V. F.

Con 2 memorias RAM de 65536ꞏ4 bits, se puede formar una memoria RAM de 65536ꞏ8 bits. V. F.

Los biestables reciben ese nombre porque presentan dos estados estables. V. F.

Existe una relación inversamente proporcional entre la frecuencia de trabajo y el tiempo de retardo de un biestable. V. F.

Un circuito síncrono tiene que ser activo necesariamente por flanco de subida o por flanco de bajada. F. V.

En un biestable asíncrono, su salida sólo se verá afecta por las variaciones de la entrada producidas durante el nivel o flanco activo de la señal de reloj que lo gobierna. F. V.

La tabla de excitación de un biestable indica la excitación necesaria en la entrada/s síncrona/s para lograr un estado lógico a la salida. V. F.

La tabla de excitación de un biestable se construye a partir de la tabla de transición del mismo. V. F.

Un tipo de biestable se puede convertir en otro tipo, empleando lógica combinacional. V. F.

Las entradas asíncronas de un biestable son aquellas que modifican la salida en cuanto se produce el cambio en la entrada asíncrona, sin necesidad de una señal de reloj. V. F.

Cualquier biestable se puede implementar empleando únicamente puertas lógicas. V. F.

Cualquier biestable puede ser obtenido a partir de otro biestable diferente más un circuito combinacional. V. F.

Los biestables son dispositivos combinacionales y se pueden implementar mediante dispositivos secuenciales. F. V.

En un biestable de tipo x, su salida sólo se verá afecta por las variaciones de la/s entrada/s x producidas durante el nivel o flanco activo de la señal de reloj que lo gobierna. F. V.

Los biestables RS asíncronos compuestos por 2 puertas NAND tienen la misma tabla de verdad que los biestables RS asíncronos compuestos por 2 puertas NOR. V. F.

Los biestables RS asíncronos pueden construirse tanto con puertas NAND como con OR. F. V.

En un biestable JK con ambas entradas conectadas entre sí, en la salida obtenemos un divisor por 2 de la frecuencia de entrada en la señal de reloj. F. V.

Un biestable J-K activo por nivel tiene sus entradas: J=K=1, CLK=1, PR’=CL’=1. Dicho biestable presenta una señal oscilante en su salida Q, igual a 1, 0, 1, 0,…. V. F.

La tabla de verdad de un biestable J-K maestro-seguidor disparado por flanco, es la misma, que la de un biestable J-K disparado por nivel. V. F.

Los biestables J-K son siempre síncronos. F. V.

Si las entradas asíncronas de un biestable JK son activas a nivel bajo y ambas son puestas a un nivel alto de tensión, a su salida resulta un estado no deseado. F. V.

Un biestable JK con entrada/s asíncrona/s puede funcionar formando parte de un contador síncrono o asíncrono indistintamente. V. F.

Independientemente del valor de las entradas asíncronas, D=1 pone un 1 en la salida del biestable en cuanto la señal de reloj se active. F. V.

En un biestable D, cuya salida Q´ está conectada a la entrada D, en la salida Q obtenemos un divisor por 2 de la frecuencia de entrada en la señal de reloj. V. F.

En un biestable D, cuya salida Q está conectada a la entrada D, en la salida Q obtenemos un divisor por 2 de la frecuencia de entrada en la señal de reloj. F. V.

Un biestable D con la entrada conectada a la salida Q cambia su salida cada vez que llega una activación de la señal de reloj. F. V.

El biestable T se puede formar a partir de biestable J-K con sus entradas J=1 y K=1. F. V.

Un biestable T tiene su entrada síncrona a nivel alto (1) y una frecuencia de la señal de reloj de 20 kHz. La salida Q es una señal cuadrada de frecuencia 20KHz. F. V.

Un biestable T tiene su entrada síncrona a nivel bajo (0) y una frecuencia de la señal de reloj de 20 kHz. La salida Q es una señal cuadrada de frecuencia 20KHz. F. V.

Un biestable T se puede construir a partir de un biestable JK uniendo ambas entradas y esa nueva entrada es la T. V. F.

El biestable T mantiene su salida constante en presencia de impulsos de reloj cuando su entrada T se mantiene a ´1`. F. V.

Un biestable JK con una puerta inversora entre sus entradas J y K, la entrada de NOT en J y su salida en K, se comporta como un biestable T. F. V.

El biestable T por su configuración es siempre síncrono. F. V.

Un biestable T con su entrada a 1, tiene una señal de reloj de 10KHz. La salida Q es una señal cuadrada de 10KHz de frecuencia. F. V.

Un registro de desplazamiento de 8 bits con entrada de datos serie y con una frecuencia de reloj de 100KHz, se necesitan 80μs para almacenar un byte. V. F.

Un registro de desplazamiento, es un circuito de memoria temporal con capacidad limitada. V. F.

En un registro de desplazamiento serie-paralelo de 8 bits, se necesitan 7 periodos de la señal de reloj para almacenar un byte. F. V.

Una aplicación de los registros de desplazamiento es la conversión de una información binaria en serie a paralelo. V. F.

Algunos diseños de circuitos contadores están basados en registros de desplazamiento. V. F.