Test Fac 25

La Máquina Analítica diseñada por Charles Babbage contaba conceptualmente con una unidad de proceso y una memoria central. V. F.

2. El sistema de interconexión es el mecanismo encargado de proporcionar comunicación entre la CPU, la memoria principal y la Entrada/Salida. V. F.

3. El firmware es software embebido permanentemente en el hardware, usualmente en memoria ROM. V. F.

4. El disipador es un elemento que se monta sobre el procesador y cuya función principal es generar aire activamente para enfriar los circuitos. V. F.

5. La representación de números enteros en Signo y Magnitud es asimétrica, permitiendo representar un número negativo más que números positivos (por ejemplo -128 a +127 en 8 bits). V. F.

6. En la representación de coma fija, el bit de signo ocupa siempre la posición menos significativa. V. F.

7. El código BCD (Binary Coded Decimal) utiliza 4 bits para representar cada dígito decimal, desperdiciando algunas combinaciones binarias. V. F.

8. El estándar IEEE 754 define el formato universalmente aceptado para la representación de números en coma flotante en los computadores modernos. V. F.

9. En la mantisa normalizada del estándar IEEE 754 existe un bit implícito que no se almacena y cuyo valor siempre es 0. V. F.

10. Técnicamente, el ciclo de reloj se define como el tiempo máximo que tarda una señal en viajar de un componente a otro del circuito para garantizar que no se pierda información. V. F.

11. Una micro-operación se define como una operación compleja que requiere varios ciclos de reloj y múltiples accesos a memoria para completarse. V. F.

12. El tiempo de acceso a los registros internos de la CPU es de varios nanosegundos, similar a la memoria RAM. V. F.

13. Una llamada a subrutina (CALL) guarda el valor actual del PC en la pila antes de saltar. V. F.

14. El direccionamiento indexado o relativo suma el contenido de un registro índice a una dirección base para obtener la dirección efectiva. V. F.

15. La arquitectura RISC se define por utilizar un conjunto muy amplio y complejo de instrucciones que típicamente requieren muchos ciclos de reloj para ejecutarse. V. F.

16. La nomenclatura 80x86 hace referencia a la familia de microprocesadores compatibles con IBM PC. V. F.

17. El procesador AMD Athlon (K7) se diseñó con un cauce o pipeline de 15 etapas y capacidad para decodificar tres instrucciones por ciclo. V. F.

18. El principal punto fuerte que ha impulsado el éxito de la arquitectura ARM en dispositivos móviles es su bajo consumo de energía. V. F.

19. En el diseño de sistemas de memoria, la unidad de transferencia de datos entre la memoria principal y la CPU debe coincidir obligatoriamente con la unidad direccionable mínima. V. F.

20. El acceso secuencial es característico de las cintas magnéticas. V. F.

21. A mayor velocidad de acceso en la jerarquía, generalmente mayor coste por bit. V. F.

22. La memoria DRAM requiere refresco periódico. V. F.

23. Una celda SRAM ocupa menos espacio y usa menos transistores que una DRAM. V. F.

24. La latencia de una memoria DRAM es constante e independiente de la dirección accedida anteriormente (fila/columna). V. F.

25. El bit de validez en una línea de caché indica si el dato contenido es coherente con la memoria principal. V. F.

28. Una de las principales desventajas de la tecnología de memoria Flash NAND utilizada en los SSD es que las celdas soportan un número limitado de ciclos de escritura antes de degradarse. V. F.

26. En una caché totalmente asociativa, no se necesitan bits de etiqueta (tag) para identificar el bloque. V. F.

27. El tiempo de acceso a un dato en un disco duro es constante e independiente de la posición física en la que se encuentren los datos dentro del plato. V. F.

29. La política de arbitraje de Equidad garantiza que no se concede el control del bus dos veces seguidas al mismo elemento si existen peticiones pendientes de otros dispositivos. V. F.

30. El método de arbitraje Daisy-Chain (o cadena margarita) destaca por ser un sistema altamente tolerante a fallos, funcionando correctamente aunque se rompa la cadena de conexión. V. F.

31. El puerto AGP fue diseñado específicamente para mejorar el rendimiento de las tarjetas gráficas y liberarlas del cuello de botella del bus PCI. V. F.

32. Un bus multiplexado utiliza las mismas líneas físicas para transmitir direcciones y datos en diferentes momentos. V. F.

35. La E/S por interrupciones elimina por completo la necesidad de que la CPU participe en la transferencia de datos. V. F.

34. En el modo de transferencia DMA "transparente", el controlador aprovecha exclusivamente los ciclos de bus en los que la CPU no necesita utilizarlo, evitando así reducir el rendimiento del procesador. V. F.

33. En la técnica de E/S programada, la CPU entra en un bucle de espera activa comprobando el estado del periférico. V. F.