RECAP

Internamente en el core ARM7 se produce una extensión de signo si los operandos no son de 32 bits. V. F.

Las instrucciones de los procesadores tipo RISC son más complejas que la de los procesadores tipo CISC. V. F.

Los procesadores ARM se consideran de tipo RISC aunque tenga operaciones que procesen datos en memoria. V. F.

Los procesadores ARM se consideran tipo CICS porque tiene operaciones que procesen datos en memoria. V. F.

A diferencia de los procesadores CISC, el ARM no soporta operaciones memoria a memoria. V. F.

En el procesador ARM7 se puede leer la palabra de estado independientemente del modo de privilegio.(no sé si esta bien). V. F.

En un modo privilegiado de la arquitectura ARM, se puede leer la palabra de estado, pero solamente se permite modificar los flags condicionales. V. F.

El procesador ARM 7 tiene dos modos de privilegio que establecen si se puede leer la palabra de estado. V. F.

En modo usuario sólo se puede acceder a las funciones a nivel de sistema a través de llamadas al superviso. V. F.

El modo usuario utiliza los mismos registros físicos que el modo sistema. V. F.

La diferencia entre el modo sistema y el modo usuario es que sistema es un modo privilegiado y usuario es no privilegiad. V. F.

Al ejecutar la instrucción SWI el procesador cambia a modo reset. V. F.

En el modo abort del ARM 7 no se pueden modificar los flags de la palabra de estado. V. F.

Tras un reset el procesador ARM7 se encuentra en un modo supervisor. V. F.

Todos los registros del ARM7 no son solapados, es decir, es el mismo registro físico en todos los modos de ejecución. V. F.

Los registros del R13 (SP) y R14 (LR) tienen seis bancos de registros físicos cada uno. V. F.

En todos los modos de ejecución se puede leer el registro SPSR (Saved Program Statuct Register). V. F.

El registro de estado CPSR (Current Program Status Register) es accesible en todos los modos de ejecución. V. F.

Los procesadores ARM7 deben realizar todas las transferencias a memoria en tamaño de 32 bits. V. F.

En un modo privilegiado de la arquitectura ARM, se puede leer la palabra de estado, pero solamente se permite modificar los flags condicionales. V. F.

El sistema de memoria del ARM7 permite acceso a memoria de diferentes tamaños de datos. V. F.

Los procesadores ARM7 deben realizar todas las transferencias a memoria en tamaño de 32 bits o 16 bit. V. F.

La organización de la memoria estándar y por defecto en el ARM es "Big-endian". V. F.

La excepción SWI es más prioritaria que la excepción FIQ. V. F.

Teniendo en cuenta un sistema ARM con VIC, la dirección de la primera instrucción de las rutinas de interrupción deben estar en unas posiciones fijas en memoria. V. F.

La dirección de salto de una excepción en el procesador ARM esta prefijada dependiendo del modo de privilegio. V. F.

La excepción FIQ es la más prioritaria de las excepciones en el ARM7. V. F.

La dirección de salto de la instrucción SWI es la misma que cuando se procesa la interrupción provocada utilizando el "software interrupt reaister" del VIC. V. F.

En la arquitectura ARM7 no se permite que una interrupción sea interrumpida a su vez. V. F.

Si se produce una excepción cuando se está ejecutando una instrucción Thumb se pasará automáticamente a modo ARM. V. F.

Todos los registros están disponibles cuando se utilizan instrucciones Thumb en los procesadores ARM7. V. F.

No todos los registros de la arquitectura ARM están disponibles cuando se ejecutan instrucciones Thumb. V. F.

En el VIC, la prioridad de las líneas de petición de interrupción esta fijada por hardware. V. F.

El bloque MAC de los procesadores ARM7 es capaz de dividir un dato de 32 bits entre uno de 32 bits. V. F.

El bloque MAC de los procesadores ARM7 es capaz de dividir un dato de 64 bits entre uno de 32 bits. V. F.

El bloque MAC de los procesadores ARM7 es capaz de procesar datos de 64 bits. V. F.

El bloque MAC de los procesadores ARM7 es capaz de multiplicar datos de 32 bits y dar como resultado datos de 64 bit. V. F.

La técnica pipeline es útil sobre todo cuando se ejecutan instrucciones de salto. V. F.

El bus AMBA AHB puede ser utilizado como bus central del sistema, pero no el bus AMBA ASB (advanced Sistem Bus). V. F.

No todos los periféricos integrados en el LPC 2378 están mapeados en memoria. V. F.

Los controladores USB y Ethernet, están conectados al bus APB (Advanced Peripheral Bus). V. F.

La fuente de reloj por defecto para todos los temporizadores del LPC2378 es el reloj periférico PCLK del bus APB (advanced Peripheral Bus). V. F.

El acceso del core ARM7 a la memoria flash siempre ha de hacerse a través del módulo acelerador de memoria (MAM). V. F.

Tras un reset todos los periféricos tienen habilitado reloj y potencia. V. F.

El acceso del core ARM7 a la memoria flash siempre ha de hacerse a través del módulo acelerador de memoria (MAM). V. F.

El VIC dispone de 32 espacios para el direccionamiento vectorizado de las interrupciones. V. F.

Tras un reset todos los periféricos tienen habilitado reloj. V. F.

En el VIC cualquier petición de interrupción puede asignarse a la CPU de tipo FIQ o IRQ. V. F.

El VIC del LPC2378 no permite interrupciones multinivel. V. F.

En el VIC, la prioridad de las líneas de petición de interrupción está fijada por hardware. V. F.

En un sistema ARM7 sólo debe haber una fuente de interrupción que genere una interrupción FIQ (Fast Interrupt Request). V. F.

Teniendo en cuenta un sistema ARM con VIC, la dirección de la primera instrucción de las rutinas de interrupción debe estar en unas posiciones fijas en memoria. V. F.

Una vez procesada una interrupción del VIC, el programador debe indicárselo escribiendo en un registro la línea de interrupción que ha procesado. V. F.

Una vez procesada una interrupción del VIC, el programador debe indicárselo escribiendo ene el registro VICVectAddr. V. F.

Todas las líneas de interrupción del VIC tienen asociado un registro donde se debe programar la dirección de la rutina de interrupción. V. F.

Es obligatorio programar el VIC antes de utilizar los periféricos. V. F.

Cualquier fuente de interrupción puede ser asignada como una interrupción FIQ. V. F.

El tiempo de latencia de la interrupción FIQ e IRQ es el mismo, debido a que la dirección de salto de ambas interrupciones es la misma. V. F.

En el controlador de interrupciones vectorizadas (VIC) del LPC2378, la latencia de las interrupciones FIQ es igual a la de las interrupciones IRQ. V. F.

El VIC tiene un modo protegido que impide el acceso a sus registros en modo de usuario y si el código de la aplicación quiere tener acceso al VIC, tiene que entrar en un modo privilegiado. V. F.

Por cada línea de interrupción del VIC existe un registro donde se debe programar la dirección de salto. V. F.

Una vez procesada una interrupción VIC, el programador debe indicárselo escribiéndolo en un registro la línea de interrupción que ha procesado. V. F.

La instrucción SWI es equivalente a la utilización del “software interrupt register” del VIC. V. F.