recopilatorio micro

La invención de los tubos de vacío es posterior a la del transistor. V. F.

El primer microprocesador de Intel contaba con trillones de transistores. V. F.

Hay un consenso entre los científicos que afirma que la ley de Moore será válida siempre. V. F.

La distribución del reloj es uno de los mayores retos de los diseños digitales debido: A los usos horarios. al clock skew y al clock jitter. Al efecto monte Carlo.

En los niveles de abstracción de diseño, el paso del dominio conductual al estructural es la síntesis física. V. F.

En un flujo de diseño típico, se sigue una metodología de diseño top-down. V. F.

Según avanza la miniaturización el rendimiento (yield) del proceso de fabricación aumenta. V. F.

Los modelos de los componentes electrónicos han pasado a ser estadísticos según ha avanzado la miniaturización. V. F.

El primer «bug» informático debe su nombre a: Una polilla. Un gusano.

La ley de Moore: Está basada en observaciones empíricas. Está recogida en la legislación de los Estados Unidos de América desde 1965. Está basada en el Modelo Estándar de la Física.

La difusión: Crea perfiles de dopantes precisos y homogéneos. Se realiza a temperatura ambiente. Se produce prácticamente al mismo ritmo vertical y lateralmente. Es el proceso que permite depositar dióxido de silicio sobre la oblea.

¿Cuál de estas afirmaciones es verdad?. Un mismo circuito integrado puede encontrarse en el mercado con distintos encapsulados. El encapsulado cerámico disipa peor el calor que el encapsulado plástico. Una de las principales funciones del encapsulado en mantener al circuito integrado a temperatura ambiente. Las conexiones entre los pads del circuito y los pines del encapsulado se realiza siempre mediante bonding wires.

De entre los componentes listados en las opciones, los que más ocupan en un circuito integrado suelen ser: Los diodos. Los transistores. Los resistores. Los condensadores.

Las resinas fotosensibles utilizadas en el proceso de fotolitografía: Reaccionan con el sustrato de la oblea para formar dióxido de silicio. Se depositan sobre la oblea formando un patrón determinado. Están dopadas por impurezas tipo p o tipo n según si son de revelado positivo o negativo. Experimentan un cambio en sus propiedades físicas y químicas cuando son expuestas a luz ultravioleta.

En caso de que se integre un sistema completo en un chip se habla de: System-on-chip (SoC). System-in-package (SiP). System-on-package (SoP).

Los procesos de fabricación CMOS son siempre de pozo n (n-well): V. F.

La implantación iónica se usa para crear las interconexiones metálicas en los circuitos integrados. V. F.

La difusión lateral es prácticamente inexistente cuando se utiliza el método de implantación iónica para crear una zona dopada. V. F.

El SiO2 se emplea en el proceso de fabricación de circuitos integrados por su fotosensibilidad. V. F.

En el proceso de dopado de precisión, denominado autoalineado, se crea primero el terminal de puerta y posteriormente se implantan las regiones n+ y p+, que conformarán los terminales de drenador y fuente del transistor. V. F.

La asignación de un valor a una señal es inmediata. V. F.

El mecanismo natural de comunicación entre procesos son las variables globales. V. F.

El VHDL sintetizable es un subconjunto del VHDL simulable: V. F.

En VHDL, una entidad puede tener varias arquitecturas activas a la vez. V. F.

En VHDL, una entidad puede estar formada por entidades más sencillas. V. F.

En VHDL, la simulación es únicamente secuencial ya que se ejecuta en un ordenador. V. F.

En VHDL, la entidad de un banco de pruebas no incluye una declaración de puertos. V. F.

En VHDL, siempre que se produce una transacción en una señal se produce un evento. V. F.

En VHDL, la arquitectura de una entidad describe sus interfaces de entrada y salida. V. F.

En VHDL, el cambio de valor de una variable está asociado a una transacción. V. F.

Los tipos boolean y bit son intercambiables. V. F.

Cuando un identificador está overloaded, los tipos en los que aparece son intercambiables. V. F.

El tiempo es sintetizable. V. F.

La unidad primaria de medida de un tipo físico es la más pequeña que se representa. V. F.

Cuando en VHDL se declara un objeto de tipo integer, siempre se sintetiza con el número más pequeño de bits necesario para representarlo. V. F.

En VHDL, se puede hace una operación entre un objeto de un subtipo y objetos de su tipo base sin que la operación resulte en un error. V. F.

En VHDL, dos tipos de datos con definiciones idénticas declarados de manera independiente son compatibles entre sí. V. F.

En VHDL, un array es una colección de elementos del mismo tipo, o de tipos distintos, en los que la posición de cada elemento está asociada a un escalar llamado índice que permite referenciar un elemento o un subconjunto de ellos. V. F.

En VHDL, los arrays pueden ser multidimensionales. V. F.

En VHDL, el record es un tipo escalar. V. F.

El orden en el que se escriben las sentencias concurrentes es relevante en su ejecución. V. F.

Las sentencias presentes dentro de una arquitectura son secuenciales. V. F.

Los procesos deben tener una lista de sensibilidad y una sentencia wait para ser ejecutables. V. F.

La sentencia wait siempre es sintetizable: V. F.

Cuando en VHDL se usa la sentencia wait para controlar la ejecución de un proceso, siempre se ha de indicar el tiempo de espera hasta que se retome dicha ejecución. V. F.

El retardo inercial es el retardo por defecto en un componente descrito en VHDL. V. F.

Cualquier evento que ocurra a la entrada de un componente se verá reflejado en su salida cuando se utiliza el retardo inercial. V. F.

Cada vez que el retardo delta avanza en una unidad de tiempo, el tiempo de simulación avanza. V. F.

En VHDL, los estilos de descripción de una arquitectura se pueden mezclar. V. F.

En VHDL, el estilo de modelado estructural es el más abstracto. V. F.

En una secuencia formada por las sentencias condicionales if-elsif-else todas las opciones están al mismo nivel. V. F.

La descripción concurrente de un multiplexor de 4 a 1 que aparece en el siguiente código es correcta: entity multiplexer_4_to_1_conc is Port (x: in std_logic_vector(3 downto 0); s: in std_logic_vector(1 downto 0); y: out std_logic); end multiplexer_4_to_1_conc; architecture Dataflow_conc of multiplexer_4_to_1_conc is begin with s select y <= x(0) when "00", x(1) when "01", x(2) when "10", x(3) when "11"; end Dataflow_conc;. V. F.

La descripción secuencial de un multiplexor de 4 a 1 que aparece en el siguiente código es correcta: entity multiplexer_4_to_1_sequential is Port (x: in std_logic_vector(3 downto 0); s: in std_logic_vector(1 downto 0); y: out std_logic); end multiplexer_4_to_1_sequential; architecture Dataflow_seq of multiplexer_4_to_1_sequential is begin process(x,s) begin if s="00" then y <= x(0); elsif s = "01" then y <= x(1); elsif s = "10" then y <= x(1); else y <= x(3); end if; end process; end Dataflow_seq;. V. F.

Los bucles en VHDL son siempre sintetizables. V. F.

VHDL no permite los bucles infinitos. V. F.

En un bucle while la condición se comprueba antes de ejecutar el bucle, salvo en la primera iteración. V. F.

La sentencia exit se puede utilizar dentro de cualquier tipo de bucle. V. F.

En un bucle for el loop_parameter ha de declararse como una variable antes de poder utilizarse. V. F.

En VHDL, la sentencia next permite pasar a la siguiente iteración del bucle sin ejecutar las sentencias que queden entre la sentencia when y el final del bucle. V. F.

En VHDL, es recomendable que las sentencias condicionales cubran todos los posibles casos. V. F.

La respuesta de los circuitos secuenciales depende no solamente de los valores de las señales de entrada en el momento presente, sino también de sus valores pasados. V. F.

Uno de los métodos con los que se puede conseguir que un circuito tenga memoria es conectar alguna de sus salidas en alguna de sus entradas y establecer de manera intencionada un bucle de realimentación positiva. V. F.

El principal riesgo asociado al uso de latches está relacionado con su transparencia a los cambios en sus entradas. V. F.

En un latch SR hay un estado prohibido. V. F.

El biestable tipo D (data o delay) replica en su salida el valor de la entrada. V. F.

La condición if clk = ‘1’ then es la que permite detectar el flanco de subida del reloj clk que se utiliza en VHDL para describir un flip-flop. V. F.

La sentencia if utilizada para la detección del flanco del reloj siempre debe tener rama else. V. F.

En VHDL, cuando se definen registros o contadores con reset asíncrono, la condición asociada al reset se comprueba antes de comprobar si ha habido un flanco de reloj dentro de un proceso que tenga en su lista de sensibilidad a las señales de reset y a la de reloj. V. F.

En VHDL, los latches no son, en general, deseables. V. F.

El latch J-K tiene un estado prohibido. V. F.

Las máquinas de estados finitos (FSM) están formadas únicamente por circuitos secuenciales. V. F.

En las FSM de Mealy, la salida es función únicamente del estado actual. V. F.

Las FSM de Moore tienen más estados que las de Mealy. V. F.

En las máquinas de estados de Moore, las transiciones están únicamente asociadas a los valores de las señales de entrada a los circuitos. V. F.

En las máquinas de estados finitos, las transiciones entre estados solamente pueden depender de una única entrada. V. F.

La FSM de la figura es una FSM de Mealy. V. F.

La figura muestra el diagrama de estados de una FSM de Mealy. V. F.

En las FSM de Moore el cambio en la salida ocurre en el siguiente ciclo de reloj al cambio en las entradas. V. F.

En las FSM no es posible transicionar al mismo estado, en cada ciclo de reloj el estado cambia. V. F.

Las FSM tienen un funcionamiento síncrono activo según el flanco del reloj. V. F.

La fiabilidad (reliability) de un sistema mide la probabilidad de que funcione correctamente o interrumpa sus operaciones de manera segura. V. F.

Un fallo en un sistema siempre da lugar a un error. V. F.

Las técnicas ad hoc de diseño para testabilidad (DFT) tienen, en general, un bajo coste de implementación. V. F.

Las técnicas de diseño para testabilidad (DFT) se pueden aplicar tanto en circuitos combinacionales como en circuitos secuenciales. V. F.

Los fallos en modo común son aquellos que pueden aparecer simultáneamente en dos o más componentes redundantes. V. F.

Para alcanzar una cobertura de fallo del 100 % siempre es necesario hacer una generación exhaustiva de vectores de test. V. F.

La testabilidad de un nodo depende tanto de su controlabilidad (asociada a la fault excitation) como de su observabilidad (asociada a la fault propagation). V. F.

Existen fallos indetectables. V. F.

Cuando se usa Scan Path, la circuitería secuencial se configura de manera que se comporte como un registro con entrada y salida serie cuando está en modo de test. V. F.

En VHDL, los paquetes permiten agrupar elementos que se usan en diversos diseños para facilitar su reutilización y mejorar la legibilidad del código. V. F.