venga la alegria

Señale la respuesta correcta;. Todas las respuestas son correctas. La ALU opera directamente sobre la memoria. La arquitectura RISC no requiere instrucciones de carga/almacenamiento. La segmentación siempre reduce la latencia.

Sobre la siguiente secuencia de instrucciones, ¿qué afirmación es correcta? OR $6, $1, $8 AND $2, $1, $2 SW $2, 4($7). La secuencia de instrucciones presenta una antidependencia. La secuencia de instrucciones presenta una dependencia RAW. La secuencia de instrucciones presenta una dependencia WAW. La secuencia de instrucciones presenta una dependencia WAR.

Un pipeline superescalar diversificado... Contiene en el back-end diversos pipelines de ejecución con igual profundidad. Contiene en el front-end diversos pipelines de ejecición con diferente profundidad. Contiene en el back-end diversos pipelines de ejecución con diferente profundidad. Contiene en el front-end diversos pipelines de ejecución con igual profundidad.

En un camino de datos con anticipación... Ninguna de las anteriores. Los dos registros de segmentación EX/MEM y MEM/WB están conectados a la entrada de la ALU. No hay conexiones entre registros de segmentación. La ALU no interactúa con los registros de segmentación.

¿Cuántas burbujas o instrucciones NOP son necesarias en un procesador con anticipación para separar una instrucción de carga de una aritmético-lógica, siendo la segunda dependiente de la primera?. Una. Ninguna. Dos. Tres.

En un procesador basado en x86-64, ¿Cuántos registros de propósito general podemos encontrar?. 64. 32. 8. 16.

La arquitectura x86 es: VLIW. HIBRIDA. CISC. RISC.

¿Cuáles son los métodos para resolver los riesgos RAW?. Bloqueo, Reordenación, Anticipación. Bloqueo, Intercambio, Repetición. Predicción, Segmentación, Repetición. Retardo, Ejecución especulativa, Predicción.

Si en una instrucción tenemos que mirar los 6 últimos bits para saber el tipo de instrucción que es, estamos ante una instrucción de tipo... Tipo R. Tipo J. Tipo I. Aritmético-lógica.

Indique cuál de las siguientes opciones no sirve para mitigar o disminuir los riesgos de control en un procesador MIPS. Bloqueo del pipeline. Almacenamiento de las micro-operaciones de las instrucciones decodificadas del cuerpo del bucle en la caché L0. Predicción del salto. Desenrollado de lazos.

Del juego de instrucciones MIPS32 visto en teoría. Elige la respuesta correcta: Todas las instrucciones tienen acceso a memoria. Todas las instrucciones tienen formato inmediato. Ninguna respuesta es correcta. Todas las instrucciones tienen formato tipo R.

¿Cuál de las siguientes arquitecturas facilita la segmentación?. SPARC. MIPS-64. ARM. x86.

¿Qué ocurriría si el modelo de ejecución NO fuese 'Registro-Registro' en la arquitectura MIPS?. No se podría ejecutar. Menos etapas. No cambiaría el número de etapas. Más etapas.

En el procesador MIPS-32 reducido estudiado en el tema 3... Todas las instrucciones aritmético-lógicas acceden a memoria. Sólo las instrucciones LW y SW tienen acceso a la memoria. Ninguna instrucción accede a memoria. Todas las instrucciones acceden a memoria.

Sea la instrucción SW $t13, 14($t9). 14 es el registro que contiene la dirección base. $t13 contiene la dirección base. $t9 es el registro que contiene la dirección base. Ninguna de las anteriores.

Señala la respuesta correcta (la unidad de control NO es distribuida): La U.C. controla directamente el acceso a memoria. La U.C. no tiene funciones específicas. La U.C. es la encargada de activar y desactivar las señales de control. Ninguna de las anteriores.

En un procesador RISC, ¿qué afirmación es correcta?. Todas las afirmaciones son correctas. Las instrucciones de carga pueden acceder a L1-D. Las instrucciones aritméticas pueden acceder a L1-D. Las instrucciones lógicas pueden acceder a L1-D.

¿Cuántos registro/s destino tiene la instrucción SW?. Uno. Tres. Dos. Ninguno.

¿Qué afirmación sobre AVX es correcta?. AVX representa un conjunto de instrucciones diseñadas para explotar el paralelismo subword. AVX representa un conjunto de instrucciones diseñadas para explotar el pipeline segmentado de un procesador. AVX representa un conjunto de instrucciones diseñadas para implementar hyperthreading de grano fino. AVX representa un conjunto de instrucciones diseñadas para implementar hyperthreading SMT (Simultaneous MultiThreading).

¿Cómo se originan los riesgos WAW?. Se originan a partir de dependencias entre los operandos y los resultados de distintas instrucciones. Se originan a partir de instrucciones de salto incondicional. Las opciones anteriores son incorrectas. Se originan a partir de instrucciones de salto condicional.

La instrucción Div 8, ¿qué tipos de direccionamiento está usando?. Directo. Inmediato. Registro e implícito. Implícito e inmediato.

¿Cuál de estas instrucciones es incorrecta?. DIV cl. MUL BX. ADD EAX, EBX, ECX. SUB EBX, ECX.

¿Qué unidad funcional se encuentra en el back-end de un procesador superescalar con ejecución fuera de orden?. Memoria caché L1 de datos. Memoria caché L1 de instrucciones. Memoria caché de micro-operaciones. Memoria ROM secuenciador de micro-código.

En una máquina que está ejecutandose en modo x86-64, el registro acumulador es. BX. RAX. EAX. ABX.

¿Cuál de estas instrucciones es incorrecta? (siendo var1 y var2 etiquetas declaradas y válidas). mov Ebx, 25. MOV AL, b{var1}. mov w[EAX], 25H. mov [var1], [var2].

¿Cuál de estas instrucciones obtiene el primer parámetro de una función en el registro eax? (siendo param1 una etiqueta declarada y válida). mov eax, [ebp + 8]. mov eax, param1[0]. mov eax, [param1]. Pop eax.

¿Cuál de las siguientes opciones es una característica del pipeline superescalar diversificado?. Contiene diversos pipelines de ejecución fuera-de-orden. Contiene diversos pipelines de ejecución de diferente profundidad. Contiene diversos pipelines de ejecución de diferente ancho para transformar los registros lógicos en físicos. Contiene diversos pipelines de ejecución fuera-de-orden de diferente ancho.

¿Cuál de estas instrucciones forma parte correctamente del epílogo de una función?. mov ebp, esp. ret 3. pop ebp. Push ebp.

¿Cuál de los registros siguientes no existe en el conjunto de registros de propósito general de x86-64?. R15W. BPH. SPL. RCX.

¿Qué técnica está indicada para tratar los riesgos WAW?. Desenrollado de lazos. Predicción. Todas las opciones anteriores son correctas. Renombrado.

En una arquitectura x86 de 32 bits, ¿qué registros NO nos encontraremos?. Registros de 22 bits. Registros de 11 bits. Registros de 80 bits. Registros de 48 bits.

¿Qué unidad funcional de un procesador CISC superescalar es capaz de transformar las instrucciones CISC en instrucciones RISC?. Codificador de 4 vías. Motor de pila (stack engine). Caché de micro-operaciones. Precodificador.

Sobre la siguiente secuencia de instrucciones, ¿qué afirmación es correcta? ADD $12, $9, $8 OR $13, $10, $11 LW $12, 4($14). La secuencia de instrucciones presenta una dependencia WAW. La secuencia de instrucciones presenta una dependencia WAR. La secuencia de instrucciones presenta una dependencia RAW. La secuencia de instrucciones presenta una antidependencia.

¿Cuál NO es una característica de los procesadores CISC x86-64?. Es más complicado implementar el paralelismo si lo comparamos con las arquitecturas RISC. Instrucciones muy genéricas y rápidas que se realizan con pocos ciclos. Pocos registros, y los que hay muy específicos y su tamaño puede ser variado. Tienen varios modos de ejecución, algunos de ellos para asegurar la compatibilidad con versiones x86-64.

¿Cuántas burbujas hay que introducir en el pipeline de un procesador MIPS segmentado con anticipación para poder ejecutar la siguiente secuencia de instrucciones? LW $8, 0($9) ADD $10, $8, $9. Ninguna. 2. 3. 1.

¿Cuál de estas instrucciones es incorrecta? (siendo etq una etiqueta declarada y válida). Mov BH, [etq]. Mov [etq], 23. Mov BH, [edx]. Mov [etq], BH.

Sobre la siguiente secuencia de instrucciones, ¿qué afirmación es correcta? OR $9, $10, $8 AND $12, $10, $13 LW $12, 4($11). La secuencia de instrucciones presenta una dependencia verdadera (RAW) en el registro $10. La secuencia de instrucciones presenta una dependencia de salida. La secuencia de instrucciones presenta una antidependencia (WAR) en el registro $12. La secuencia de instrucciones presenta una dependencia estructural en la etapa de memoria.

Un procesador x86-64... Posee una ISA con un conjunto reducido de instrucciones. Sólo puede acceder a la memoria caché L1-D mediante instrucciones de carga/almacenamiento. Tienen menos registros de propósito general que un procesador MIPS. Posee una arquitectura registro-registro.

¿Cuál de las siguientes opciones es una característica distintiva de la técnica de multithreading de grano grueso?. El cambio de hilo se produce cuando ocurre uan latencia significativa. El cambio de hilo se produce en cada ciclo de reloj. Es capaz de ejecutar múltiples hilos en cada ciclo de reloj. El cambio de hilo se produce cuando termina de ejecutarse el hilo en curso.

En una caché asociativa por conjuntos diremos que tiene n vías si: El tamaño del bloque tiene n bytes. Existen n bloques con el mismo índice. El tamaño del bloque tiene n palabras. Existen n bloques con la misma etiqueta.

¿Qué afirmación es correcta sobre la arquitectura MIMD?. Un supercomputador se considera un procesador MIMD de memoria compartida porque la memoria es compartida por todos los nodos que conforman el supercomputador. Las dos afirmaciones son correctas. Las dos afirmaciones son incorrectas. Un supercomputador con varios núcleos físicos y con un sistema de memoria formado por memoria RAM, y memorias caché L1, L2 y L3 se considera un computador MIMD de memoria distribuida porque el sistema de memoria del computador queda distribuido en cuatro tipos de memoria (RAM, L1, L2 y L3).

Para disminuir el tiempo de acceso a la memoria caché hay que... Aumentar el tamaño del bloque y el grado de asociatividad. Aumentar el tamaño del bloque y el tamaño de la caché. Aumentar el tamaño de la caché y el grado de asociatividad. Disminuir el tamaño de la caché y el grado de asociatividad.

Para aprovechar el principio de localidad temporal, el tamaño del bloque debe ser: El tamaño del bloque no influye en el aprovechamiento del principio de localidad temporal. Igual al tamaño de la palabra. Superior al tamaño de la palabra. Inferior al tamaño de la palabra.

En una memoria caché asociativa por conjuntos, el algoritmo LRU... Reemplaza el bloque del conjunto que lleva más tiempo almacenado en la memoria caché. Reemplaza el bloque de la memoria caché que lleva más tiempo sin utilizarse. Reemplaza el bloque del conjunto que lleva más tiempo sin utilizarse. Ninguna de las opciones anteriores es correcta, ya que el algoritmo LRU es un método utilizado en las políticas de escritura de la memoria caché.

¿Qué tienen en común un núcleo físico SISD sin multithreading y un núcleo físico SIMD sin multithreading?. Ambos núcleos cuentan con una única unidad de control. Ambos núcleos están especialmente diseñados para realizar operaciones con vectores. Ninguna de las opciones anteriores es correcta. Ambos núcleos ofrecen paralelismo subword.

¿Para qué sirve el campo etiqueta en las memorias caché asociativas por conjuntos L1-D y L1-I?. Para indentificar si un bloque de la memoria caché L1-D contiene el dato que requiere el procesador. Para identificar si un bloque de la memoria caché L1-I contiene el dato que requiere el procesador. Las dos afirmaciones son incorrectas. Las dos afirmaciones son correctas.

¿Qué afirmación es correcta sobre los núcleos P-core y E-core?. El núcleo E-core es capaz de paralelizar hilos. El núcleo E-core está optimizado para ejecutar tareas de alto rendimiento. El núcleo P-core consume menos energía que el núcleo E-core. El núcleo P-core está optimizado para ejecutar tareas que requieren baja latencia.

¿Qué elemento/s de la memoria caché tiene/n la capacidad de almacenar bits?. Bloque y etiqueta. Bloque e índice. Bloque, etiqueta e índice. Bloque.

En la memoria caché representada en la Figura 1, las líneas del bus de direcciones se dividen en: 28 líneas para la etiqueta, 32 líneas para el índice, 1 línea para el block-offset y 3 líneas (sin cablear) para el byte-offset. 55 líneas para la etiqueta, 4 líneas para el índice, 2 líneas para el block-offset y 3 líneas (sin cablear) para el byte-offset. 55 líneas para la etiqueta, 5 líneas para el índice, 1 línea para el block-offset y 3 líneas (sin cablear) para el byte-offset. 25 líneas para la etiqueta, 32 líneas para el índice, 4 líneas para el block-offset y 3 líneas (sin cablear) para el byte-offset.

¿Qué es el grado en un núcleo superescalar?. Número máximo de instrucciones que se pueden ejecutar simultáneamente en el pipeline de un núcleo físico superescalar. Número máximo de núcleos lógicos que se pueden utilizar simultáneamente en un núcleo físico superescalar. Número de núcleos lógicos que tiene un núcleo físico superescalar. Número máximo de instrucciones que se pueden ejecutar simultáneamente en una etapa del pipeline de un núcleo físico superescalar.

Un bucle recorre los 128 números en coma flotante de doble precisión de un vector A para sumarlos a los 128 números en coma flotante de doble precisión de otro vector B, y almacena los resultados de las sumas en un vector. ¿Cuántas operaciones realziará paralelamente la ALU vectorial si el procesador utiliza la extensión AVX?. 32. 8. 4. 16.

¿Cuál de las siguientes arquitecturas facilita el paralelismo de instrucciones en un procesador superescalar?. Ninguna de las opciones anteriores facilita el paralelismo a nivel de instrucción. ARM. x86. RISC-V.

Dadas dos memorias caché directas: (A) caché de 32 KBytes con bloques de cuatro palabras y (B) caché de 32 KBytes con bloques de dos palabras ¿Qué afirmación es correcta?. La memoria caché (A) presenta menor frecuencia de fallos y posee un número inferior de etiquetas. La memoria caché (A) presenta menor frecuencia de fallos y posee un número mayor de etiquetas. La memoria caché (A) presenta mayor frecuencia de fallos y posee un número inferior de etiquetas. Ninguna de las afirmaciones anteriores es correcta.

¿Cuántos índices tiene un conjunto en la memoria caché representada en la Figura 1?. 2. 1. 32. 4.

¿Qué función se desarrolla en el front-end de un procesador con ejecución fuera de orden?. Predicción de saltos incondicionales. Predicción de saltos condicionales. Ejecución de micro-operaciones fuera de orden. Detección de dependencias RAW entre micro-operaciones.

En un procesador IA-64, ¿qué afirmación es correcta?. El procesador lee bundles de la L1-I. Todas las afirmaciones son correctas. El procesador decide qué instrucciones se ejecutan a la vez. El procesador detecta las dependencias RAW.

¿Qué caché experimenta más fallos?. La caché L3 porque su grado de asociatividad es alto. La caché L2 porque es una caché directa. La caché L1 porque su grado de asociatividad es bajo. La caché L3 porque no está dividida en caché de instrucciones y caché de datos.